速度優(yōu)化方法

1、設計優(yōu)化與時序分析1、資源優(yōu)化方法2、速度優(yōu)化方法、速度優(yōu)化方法3、時序分析及Quartus II設置優(yōu)化常見速 度 優(yōu) 化 方法n流水線n寄存器配平n關鍵路徑法n乒乓操作杭州電子科技大學 EDA技術2建立時間n建立時間：在觸發(fā)器的時鐘信號有效沿到來以前，數(shù)據(jù)和使能信號必須保持穩(wěn)定不變的最小時間。如果建立時間不夠，數(shù)據(jù)將不能在該時鐘沿被正確打入觸發(fā)器。ntsuDQCLRPRECLKthValidDATAtsuCLKDATA保持時間n保持時間：在觸發(fā)器的時鐘信號有效沿到來以后，數(shù)據(jù)和使能信號必須保持穩(wěn)定不變的最小時間。如果保持時間不夠，數(shù)據(jù)同樣不能被正確打入觸發(fā)器。ntHDQCLRPRECLKt

2、hValidDATAtsuCLKDATA最小時鐘周期與最高時鐘頻率n最小時鐘周期：n最高時鐘頻率：fmax = 1 / tCLKCLKData validDATAn 管腳到管腳延時tPD：指信號從輸入管腳進來，穿過純組合邏輯， 到達輸出管腳的延遲。流水線設計流水線設計 n常見同步數(shù)字系統(tǒng)中邏輯塊杭州電子科技大學 EDA技術6描述系統(tǒng)速度的指標：Fmax=時鐘clk的最大頻率約等于1/Ta流水線優(yōu)化n均勻分割Ta為T1+T2，插入寄存器杭州電子科技大學 EDA技術7如果T1=T2Fmax提升一倍流水線分析n重疊進行n多時鐘完成n長時平均：單時鐘單周期杭州電子科技大學 EDA技術8類比的例子n汽車

3、裝配廠，每輛車30道工序，每個工序需要1天n情景1：所有設備集中在一個車間，該車間每天完成一道工序，30天完成30道工序，汽車出廠n情景2：所有設備分配到30個車間，每個車間每天完成一道工序，30個車間同時工作杭州電子科技大學 EDA技術9n情景2：n第1天，第1個車間，完成第1輛車第1道工序n第2天，第1個車間，完成第2輛車第1道工序，第2個車間，完成第1輛車第2道工序n第3天，第1個車間，完成第3輛車第1道工序，第2個車間，完成第2輛車第2道工序，第3個車間，完成第1輛車第3道工序n杭州電子科技大學 EDA技術10n第30天，第30個車間，完成第1輛車第30道工序，汽車出廠，第29個車間，

4、完成第2輛車第29道工序，第28個車間，完成第3輛車第28道工序n第31天，第30個車間，完成第2輛車第30道工序，汽車出廠，第29個車間，完成第3輛車第29道工序，第28個車間，完成第4輛車第28道工序n以后每天1輛車。速度比情景1提高近30倍杭州電子科技大學 EDA技術11流水線舉例加法器杭州電子科技大學 EDA技術12普通加法器，EP3C5 FPGA綜合結果：LCs=10,REG=0,T=7.748ns.module ADDER8(CLK,SUM,A,B,COUT,CIN); input 7:0 A,B; input CLK,CIN; output COUT; output 7:0 SU

5、M; reg COUT; reg 7:0 SUM; always (posedge CLK) COUT,SUM7:0 = A + B + CIN; endmodule流水線化杭州電子科技大學 EDA技術13杭州電子科技大學 EDA技術14流水線加法器，EP3C5綜合結果：CLK=275MHz,T=3.63ns，LCs=24，REG=22。module ADDER8(CLK,SUM,A,B,COUT,CIN); input 7:0 A,B; input CLK,CIN; output COUT; output 7:0 SUM; reg TC,COUT ; reg 3:0 TS,TA, TB; r

6、eg 7:0 SUM; always (posedge CLK) begin TC,TS = A3:0+B3:0+CIN ; SUM3:0=TS; end always (posedge CLK) begin TA = A7:4; TB = B7:4; COUT,SUM7:4 = TA+TB+TC; endendmodule時序圖對比，杭州電子科技大學 EDA技術15流水線非流水線流水線優(yōu)化分析n有限度使用流水線n結合其他優(yōu)化方法n速度提升明顯，但資源占用加多n長流水線配合使用技術q分支預測q邏輯冗余q亂序執(zhí)行q杭州電子科技大學 EDA技術16寄存器配平杭州電子科技大學 EDA技術17不合理的電路結構寄存器配平杭州電子科技大學 EDA技術18寄存器配平后的結構寄存器配平的使用n寄存器配平經常在流水線設計中使用n速度提升明顯n大部分情況不增加資源占用n需要進行時序分析杭州電子科技大學 EDA技術19關