數(shù)學(xué)基本邏輯運算及集成邏輯門PPT課件

1、2.1 基本邏輯運算 邏輯運算是邏輯思維和邏輯推理的數(shù)學(xué)描述。 具有“真”與“假”兩種可能，并且可以判定其“真”、 “假”的陳述語句叫邏輯變量。一般用英文大寫字母A，B， C， 表示。例如，“開關(guān)A閉合著”，“電燈F亮著”， “開關(guān)D開路著”等均為邏輯變量，可分別將其記作A，F(xiàn)，D； “開關(guān)B不太靈活”， “電燈L價格很貴”等均不是邏輯變量。 第1頁/共137頁 邏輯變量只有“真”、 “假”兩種可能，在邏輯數(shù)學(xué)中，把“真”、 “假”稱為邏輯變量的取值，簡稱邏輯值，也叫邏輯常量。通常用“1”表示“真”，用“0”表示“假”，或者相反。本教材中，若不作特別說明，“1”就代表“真”，“0”就代表“假”

2、。雖然“1”和“0”叫邏輯值或邏輯常量，但是它們沒有“大小”的含義，也無數(shù)量的概念。它們只是代表邏輯“真”、“假”的兩個形式符號。 第2頁/共137頁 一個結(jié)論成立與否，取決于與其相關(guān)的前提條件是否成立。結(jié)論與前提條件之間的因果關(guān)系叫邏輯函數(shù)。通常記作：F=f(A, B, C, ) 邏輯函數(shù)F也是一個邏輯變量，叫做因變量或輸出變量。 因此它們也只有“1”和“0”兩種取值，相對地把A， B， C， 叫做自變量或輸入變量。 第3頁/共137頁 與邏輯(與運算、 邏輯乘) 決定某一結(jié)論的所有條件同時成立，結(jié)論才成立，這種因果關(guān)系叫與邏輯，也叫與運算或叫邏輯乘。 例如，對圖2 - 1所示電路的功能作如

3、下描述：“開關(guān)A閉合，并且開關(guān)B閉合，則電燈F亮”。這三個陳述語句均具有“真”、 “假”兩種可能， 其對應(yīng)關(guān)系如表2 - 1(a)所示。 用“1”代表邏輯“真”，用“0” 代表邏輯“假”，則表2- 1(a)可改為表2 -1(b)的形式。這種表格叫真值表。所謂真值表，就是將輸入變量的所有可能的取值組合對應(yīng)的輸出變量的值一一列出來的表格。它是描述邏輯功能的一種重要形式 第4頁/共137頁表 2 1 與邏輯的真值表 (a) (b)A B FA BF假 假假 真真 假真 真假假假真0 00 11 01 10001第5頁/共137頁圖 2 1 與門邏輯電路實例圖第6頁/共137頁 由表2 - 1可知，上

4、述三個語句之間的因果關(guān)系屬于與邏輯。 其邏輯表達(dá)式(也叫邏輯函數(shù)式)為： F=AB讀作“F等于A乘B”。在不致于混淆的情況下，可以把符號“”省掉。 由表2 - 1的真值表可知，邏輯乘的基本運算規(guī)則為： 00=0 01=0 10=0 11=1 0A=0 1A=A AA=A第7頁/共137頁 實現(xiàn)“與運算”的電路叫與門，其邏輯符號如圖2-2所示， 其中圖(a)是我國常用的傳統(tǒng)符號，圖(b)為國外流行符號，圖(c)為國家標(biāo)準(zhǔn)符號。 第8頁/共137頁圖 2 2 與門的邏輯符號 第9頁/共137頁 或邏輯(或運算、邏輯加) 決定某一結(jié)論的所有條件中， 只要有一個成立， 則結(jié)論就成立，這種因果關(guān)系叫或邏

5、輯。 以圖2-3所示開關(guān)控制燈亮為例，定義： 開關(guān)A、B閉合為“真”，斷開為“假”，燈F亮為“真”，滅為“假”。其真值表如表2-2所示。 由表2 - 2可知，其邏輯表達(dá)式為： F=A+B 讀作“F等于A加B”。第10頁/共137頁由表2 - 2的真值表可知，邏輯加的運算規(guī)則為： 0+0=0 0+1=1 1+0=1 1+1=1 0+A=A 1+A=1 A+A=A 實現(xiàn)“或運算”的電路叫或門， 其邏輯符號如圖2 - 3所示。 第11頁/共137頁表 2 2 或邏輯的真值表 (a) (b)A B FA BF假 假假 真真 假真 真假真真真0 00 11 01 10111第12頁/共137頁圖 2 3

6、 或門的邏輯符號 第13頁/共137頁非邏輯(非運算， 邏輯反) 若前提條件為“真”，則結(jié)論為“假”； 若前提條件為“假”， 則結(jié)論為“真”。即結(jié)論是對前提條件的否定， 這種因果關(guān)系叫非邏輯。 例如，對圖2 - 4所示電路的功能作如下描述： “若開關(guān)A閉合， 則電燈F就亮”。 把以上兩個陳述句分別記作A、 F，則其真值表如表2 - 3所示。 第14頁/共137頁圖 2 4 非門邏輯電路實例圖 第15頁/共137頁表 2 3 非邏輯的真值表 (a) (b)A FA F假真真假0 1 10第16頁/共137頁 由表2-3的真值表可知，上述兩個語句之間的因果關(guān)系屬于非邏輯，也叫非運算或者叫邏輯反。其

7、邏輯表達(dá)式為：讀作“F等于A非”。 通常稱A為原變量， 為反變量， 二者共同稱為互補變量。 完成“非運算”的電路叫非門或者叫反相器，其邏輯符號如圖2 5(b)、(c)、(d)所示。 AFA第17頁/共137頁圖 2 5 非門的邏輯符號(a) 常用符號； (b) 常用符號；(c) 國外流行符號； (d) 國標(biāo)符號 第18頁/共137頁非運算的運算規(guī)則是： 10 01第19頁/共137頁2.2 常用復(fù)合邏輯 與非”邏輯 “與非”邏輯是“與”邏輯和“非”邏輯的組合。 先“與”再“非”。 其表達(dá)式為_BAF 實現(xiàn)“與非”邏輯運算的電路叫“與非門”。 其邏輯符號如圖2 - 6所示。 第20頁/共137頁

8、圖 2 6 與非門的邏輯符號(a) 常用符號； (b) 國外流行符號； (c) 國標(biāo)符號第21頁/共137頁 2.2.2 “或非”邏輯 “或非”邏輯是“或”邏輯和“非”邏輯的組合。 先“或”后“非”。 其表達(dá)式為： _BAF 實現(xiàn)“或非”邏輯運算的電路叫“或非門”。其邏輯符號如圖2 - 7所示。 第22頁/共137頁圖 2 7 或非門的邏輯符號(a) 常用符號； (b) 國外流行符號； (c) 國標(biāo)符號 第23頁/共137頁 2.2.3 “與或非”邏輯 “與或非”邏輯是“與”、 “或”、 “非”三種基本邏輯的組合。 先“與”再“或”最后“非”。 其表達(dá)式為： CDABF 實現(xiàn)“與或非”邏輯運算

9、的電路叫“與或非門”。其邏輯符號如圖2 - 8所示。 第24頁/共137頁圖 2 8 與或非門的邏輯符號(a) 常用符號； (b) 國外流行符號； (c) 國標(biāo)符號第25頁/共137頁異或”邏輯及“同或”邏輯 1. 兩變量的“異或”及“同或”邏輯若兩個輸入變量A、B的取值相異，則輸出變量F為1；若A、 B的取值相同， 則F為0。其真值表如表2-4所示。這種邏輯關(guān)系叫作“異或”邏輯，其邏輯表達(dá)式為： 讀作“F1等于A異或B”。_1BABABAF第26頁/共137頁表2-4“異或”及“同或”邏輯真值表第27頁/共137頁 實現(xiàn)“異或”運算的電路叫“異或門”。 其邏輯符號如圖2 - 9所示。 圖 2

10、 9 異或門的邏輯符號(a) 常用符號； (b) 國外流行符號； (c) 國標(biāo)符號 第28頁/共137頁 若兩個輸入變量A、B的取值相同，則輸出變量F2為1； 若A、B取值相異，則F2為0。這種邏輯關(guān)系叫“同或”邏輯，也叫“符合”邏輯。其真值表如表2-4所示。其邏輯表達(dá)式為：BABABAF_2 實現(xiàn)“同或”運算的電路叫“同或門”。 其邏輯符號如圖2 - 10所示。 第29頁/共137頁圖 2 10 同或門的邏輯符號(a) 常用符號； (b) 國外流行符號； (c) 國標(biāo)符號 第30頁/共137頁1221FFFF或 反函數(shù)的定義：對于輸入變量的所有取值組合，函數(shù)F1和F2的取值總是相反，則稱F1

11、和F2互為反函數(shù)。記作： 由表2 - 4可知，兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。即 _ BABAABBAABBABABABABABABA第31頁/共137頁 2. 多變量的“異或”及“同或”邏輯 多變量的“異或”或“同或”運算， 要利用兩變量的“異或門”或“同或門”來實現(xiàn)。實現(xiàn)電路分別如圖2-11和圖2-12所示。 第32頁/共137頁圖 2 11 多變量的“異或”電路 第33頁/共137頁圖 2 12 多變量的“同或”電路第34頁/共137頁由圖2 - 11(a)得： 由圖2 - 11(b)得： 由圖2 - 12(a)得： 由圖2 - 12(b)得： DCBADCBAYYYDCY

12、BAYCBACBACYYBAYDCBADCBAFFFDCFBAFCBACBACFFBAF ) ( ) ( ) ( )()()(212111212111第35頁/共137頁 多變量的“異或”及“同或”邏輯功能， 必須以兩變量的“異或”及“同或”邏輯的定義為依據(jù)進(jìn)行推證。 將0, 1值代入多變量的異或式中可得出如下結(jié)論。 (1) 奇數(shù)個“1”相異或結(jié)果為1； 偶數(shù)個1相異或結(jié)果為0。 利用此特性， 可作為奇偶校驗碼校驗位的產(chǎn)生電路, 也可以用作奇校驗碼的接收端的檢測電路。 當(dāng)它輸出“0”時， 表示輸入代碼有錯碼； 當(dāng)它輸出“1”時， 表示輸入代碼基本無錯碼。 該電路也可用于偶校驗碼產(chǎn)生電路和偶校驗

13、碼錯碼檢測， 只是其輸出值“1”和“0”的含義與檢測奇校驗碼時相反。 第36頁/共137頁 (2) 偶數(shù)個變量的“同或”，等于這偶數(shù)個變量的“異或”之非。如： A B= A B C D= 奇數(shù)個變量的“同或”， 等于這奇數(shù)個變量的“異或”。如： _BA_DCBAA B C= CBA第37頁/共137頁2.2.5邏輯運算的優(yōu)先級別邏輯運算的優(yōu)先級別決定了邏輯運算的先后順序。 在求解邏輯函數(shù)時， 應(yīng)首先進(jìn)行級別高的邏輯運算。 各種邏輯運算的優(yōu)先級別， 由高到低的排序如下： 長非號是指非號下有多個變量的非號。 加同或異或乘號括長非號 第38頁/共137頁邏輯運算的完備性“與”、 “或”、 “非”是邏

14、輯代數(shù)中三種最基本的邏輯運算。 任何邏輯函數(shù)都可以用這三種運算的組合來構(gòu)成, 即任何數(shù)字系統(tǒng)都可以用這三種邏輯門來實現(xiàn)。 因此， 稱“與”、 “或”、 “非”是一個完備集合， 簡稱完備集。 但是， 它不是最好的完備集， 因為用它實現(xiàn)邏輯函數(shù)， 必須同時使用三種不同的邏輯門， 這對數(shù)字系統(tǒng)的制造、 維修都不方便。 可以證明(參見第三章相關(guān)內(nèi)容)“與非”、 “或非”、 “與或非”這三種復(fù)合運算中的任何一種都能實現(xiàn)“與”、 “或”、 “非”的功能， 即這三種復(fù)合運算各自都是完備集。 因此， 利用“與非門”、 “或非門”、 “與或非門”中的任何一種， 都可以實現(xiàn)任何邏輯函數(shù)， 這給數(shù)字系統(tǒng)的制造、 維

15、修帶來了很大的方便。 第39頁/共137頁正負(fù)邏輯在數(shù)字系統(tǒng)中， 邏輯值是用邏輯電平表示的。 若用邏輯高電平UH表示邏輯“真”， 用邏輯低電平UL表示邏輯“假”， 則稱為正邏輯； 反之， 則稱為負(fù)邏輯。 本教材采用正邏輯。 當(dāng)規(guī)定“真”記作“1”， “假”記作“0”時， 正邏輯可描述為： 若UH代表“1”， UL代表“0”， 則為正邏輯； 反之， 則為負(fù)邏輯。 第40頁/共137頁正負(fù)邏輯關(guān)系如下： 某電路輸入的高低電平如表2.5(a)所示， 如按正邏輯定義， 由表2.5(b)可看出是與非邏輯， 如按負(fù)邏輯定義， 如表2.5(c)所示, 它又是或非邏輯。 即正與非邏輯與負(fù)或非邏輯相等。第41頁

16、/共137頁表2 -5 電位關(guān)系與正、 負(fù)邏輯第42頁/共137頁同樣的方法可得到正與等于負(fù)或， 正異或等于負(fù)同或。UH和UL統(tǒng)稱為邏輯電平， 其值因邏輯器件內(nèi)部結(jié)構(gòu)不同而異(后述)。 UH和UL的差值(叫邏輯擺幅)愈大， 則“”和“0”的區(qū)別越明顯， 電路可靠性越高。 第43頁/共137頁2.3 集 成 邏 輯 門 把若干個有源器件和無源器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上，這樣的產(chǎn)品叫集成電路。若它完成的功能是邏輯功能或數(shù)字功能， 則稱為邏輯集成電路或數(shù)字集成電路。最簡單的數(shù)字集成電路是集成邏輯門。 集成邏輯門，按照其組成的有源器件的不同可分為兩大類： 一類是雙極性晶

17、體管邏輯門；另一類是單極性絕緣柵場效應(yīng)管邏輯門，簡稱MOS門。 第44頁/共137頁 雙極性晶體管邏輯門主要有TTL門(晶體管-晶體管邏輯門)、ECL門(射極耦合邏輯門)和I2L門(集成注入邏輯門)等。 單極性MOS門主要有PMOS門(P溝道增強型MOS管構(gòu)成的邏輯門)、NMOS門(N溝道增強型MOS管構(gòu)成的邏輯門)和CMOS門(利用PMOS管和NMOS管構(gòu)成的互補電路構(gòu)成的門電路，故又叫做互補MOS門)。第45頁/共137頁開關(guān)閉合當(dāng)UaUb時，D導(dǎo)通開關(guān)斷開當(dāng)UaUb時,D截止當(dāng)Ub為高電平UIH時，T飽和當(dāng)Ub為低電平UIL時，T截止開關(guān)閉合開關(guān)斷開一、二極管開關(guān)等效電路（理想情況下）二

18、、 三極管開關(guān)等效電路（理想情況下）補充補充. 分立元件門電路分立元件門電路第46頁/共137頁最簡單的與、或、非門電路二極管與門 2. 工作原理工作原理Da DbUYUa Ub0 0 0 3v 3v 03v 3v3. 真值表（狀態(tài)表）4. 輸出函數(shù)式Y(jié)=AB 5. 5. 邏輯符號&YA B0 O0 11 01 1Y0001導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止0.7V0.7V0.7V3.7vAB1. 電路組成（以二輸入為例）+VCCRABYDaDb設(shè)：VCC=5V，UIH=3v,UIL=0v二極管正向壓降0. .7V。第47頁/共137頁1. 1. 電路組成( (以二輸入為例) ) 2.

19、2. 工作原理Ua UbUa Ub0 00 3v3v 03v 3v3. 3. 真值表A BA B0 00 11 01 1Y Y0111 4. 4.輸出函數(shù)式Y(jié)=A+B5.5.邏輯符號截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通Da DbDa DbU UY Y2.3v2.3v2.3vYAB10二極管或門第48頁/共137頁A =40+5V Y電路圖1邏輯符號AY1k4.3k 三極管非門三極管非門uA0V時，三極管截止，輸出電壓uYVCC5VuA5V時，三極管導(dǎo)通。此時，三極管工作在飽和狀態(tài)。輸出電壓uYUCES0.3V。AY0110AY 第49頁/共137頁 2.3.1 TTL與非門 典型的TTL與非門的電

20、路圖如圖2 - 13(a)所示。 圖 2 13 典型的TTL與非門電路 (a) 電路原理圖； (b) 多射極晶體管的等效電路輸入級中間級輸出級第50頁/共137頁 1. 電路結(jié)構(gòu) 多發(fā)射極晶體管V1和電阻R構(gòu)成輸入級。其功能是對輸入變量A、B、C實現(xiàn)“與運算”，如圖2 - 13(b)所示。 晶體管V2和電阻R2、R3構(gòu)成中間級。其集電極和發(fā)射極各輸出一個極性相反的電平，分別用來控制晶體管V4和V5的工作狀態(tài)。 晶體管V3、V4、V5和電阻R4、R5構(gòu)成輸出級，它們的功能是非運算。 在正常工作時，V4和V5總是一個截止，另一個飽和。 第51頁/共137頁 2. 功能分析 (1) 輸入端至少有一個

21、為低電平(UIL=0.3V)。當(dāng)輸入端至少有一個接低電平 UI L( 0 . 3 V ) 時 ， 接 低 電 平 的 發(fā) 射 結(jié) 正 向 導(dǎo) 通 ， 則 V1的 基 極 電 位UB1=UBE1+UIL=0.7+0.3=1V。為使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，UB1至少應(yīng)當(dāng)?shù)扔?.1V(UB1=UBC1+UBE2+UBE5)。現(xiàn)在UB1=1V，所以，V2和V5必然截止。由于V2截止，故IC20，R2中的電流也很小， 因而R2上的電壓很小。因此有 V 522RCCCUUU第52頁/共137頁0.3V1.0V5.0V3.6V第53頁/共137頁 該電壓使V3和V4的發(fā)射結(jié)處于良好的正向?qū)?/p>

22、通狀態(tài)，V5處于截止?fàn)顟B(tài)，此時輸出電壓等于高電平(3.6 V)。 UO=UOH=UC2-UBE3-UBE4=5-0.7-0.7=3.6V此值未計入R2上的壓降，所以實際的UOH小于3.6V。 當(dāng)UO=UOH時，稱與非門處于關(guān)閉狀態(tài)。 第54頁/共137頁 (2) 輸入端全部接高電平(UIH=3.6V)。V1的基極電位UB1最高不會超過2.1V。因為當(dāng)UB12.1V時，V1的集電結(jié)及V2和V5的發(fā)射結(jié)會同時導(dǎo)通，把UB1鉗在UB1=UBC1+UBE2+UBE5=0.7+0.7+0.7=2.1V。所以，當(dāng)各個輸入端都接高電平UIH(3.6V)時，V1的所有發(fā)射結(jié)均截止。這時+UCC通過R1使V1的

23、集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，從而使V2和V5處于飽和狀態(tài)。此時V2的集電極電位為： UC2=UCES2+UBE50.3+0.7=1V第55頁/共137頁3.6V3.6V3.6V2.1V導(dǎo)通導(dǎo)通1.0V導(dǎo)通截止0.3V第56頁/共137頁 UC2加到V3的基極，由于R4的存在，可以使V3導(dǎo)通。所以，V4的基極電位和射極電位分別為： UB4=UE3UC2-UBE3=1-0.7=0.3VUE4=UCES50.3V可見，V4的發(fā)射結(jié)偏壓UBE4=UB4-UE4=0.3-0.3=0V，所以，V4處于截止?fàn)顟B(tài)。 在V4截止、V5飽和的情況下，輸出電壓UO為： UO=UOL=UCES50.3V UO

24、=UOL時，稱與非門處于開門狀態(tài)。 第57頁/共137頁 綜上所述，當(dāng)輸入端至少有一端接低電平(0.3 V)時， 輸出為高電平(3.6 V)；當(dāng)輸入端全部接高電平(3.6 V)時， 輸出為低電平(0.3 V)。由此可見，該電路的輸出和輸入之間滿足“與非”邏輯關(guān)系 _CBAF第58頁/共137頁 (3) 輸入端全部懸空。輸入端全部懸空時，V1管的發(fā)射結(jié)全部截止。+UCC通過R1使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導(dǎo)通，使V2和V5處于飽和狀態(tài)，則UB3=UC2=UCES+UBE5=0.3+0.7=1 V。由于R4的作用，V3導(dǎo)通， 故UBE3=0.7 V。此時V2的發(fā)射結(jié)電壓為： UBE4=U

25、B4-UE4=UE3-UCES5=UB3-UBE3-UCES5 1-0.7-0.3=0 V所以V4處于截止?fàn)顟B(tài)。 第59頁/共137頁 可見該電路在輸入端全部懸空時，V4截止，V5飽和。故其輸出電壓UO為： UO=UCES50.3V 可見輸入端全部懸空和輸入端全部接高電平時，該電路的工作狀態(tài)完全相同。所以，TTL電路的某輸入端懸空，可以等效地看作該端接入了邏輯高電平。實際電路中，懸空易引入干擾，故對不用的輸入端一般不懸空， 應(yīng)作相應(yīng)的處理。 第60頁/共137頁 (4) 一個輸入端通過電阻RE接地，其它輸入端接高電平。 設(shè)V1的發(fā)射極A通過RE接地，其它輸入端均接高電平，如圖2 - 14所示。

26、在+UCC的作用下，接RE的發(fā)射結(jié)必然導(dǎo)通，在RE上形成電壓UEA。RE越大，其壓降UEA越大。實驗測知，只要RE0.7 k，其端電壓就相當(dāng)于邏輯低電平。使與非門輸出高電平，即與非門處于關(guān)門狀態(tài)。只要RE2k，則其端電壓UEA達(dá)到1.4 V，此時V1管的基極電位UB1=UBE1+UEA=0.7+1.4=2.1 V，從而使V5導(dǎo)通，V4截止，與非門輸出低電平，即與非門處于開門狀態(tài)。由于V1管的基極電位UB1不可能高于2.1 V，因此，不管RE的阻值有多大，其端電壓最高為1.4 V。該電壓值雖然與高電平(3.6)相差甚遠(yuǎn)，但其效果相當(dāng)于在該端接入了高電平。第61頁/共137頁圖 2 14 一個輸入

27、端接電阻 第62頁/共137頁 當(dāng)與非門的某一輸入端通過電阻RE接參考地(其它輸入端接高電平)時，為使與非門可靠地工作在關(guān)門狀態(tài)，RE所允許的最大阻值叫該與非門的關(guān)門電阻，記作ROFF。為使與非門可靠地工作在開門狀態(tài)，RE所允許的最小阻值叫該與非門的開門電阻，記作RON。由上述分析可知，典型TTL與非門的ROFF=0.7 k，RON=2k?？紤]到不同類型的TTL與非門，其內(nèi)部結(jié)構(gòu)及元件參數(shù)會有所不同，故它們的ROFF及RON也會有所差異。所以，在工程技術(shù)中，TTL與非門的ROFF和RON分別取值為0.5 k和2 k。 綜合上述，當(dāng)TTL與非門的某一輸入端通過電阻R接地時，若R0.5k，則該端相

28、當(dāng)于輸入邏輯低電平；若R2 k，則該端相當(dāng)于輸入邏輯高電平。 第63頁/共137頁TTL與非門主要參數(shù)（1）與非門至少一個輸入端接低電平時的輸出電壓。產(chǎn)品規(guī)范值UOH=2.43.6V，標(biāo)準(zhǔn)高電平UOH3V。 與非門的輸入全為高電平時的輸出電壓。產(chǎn)品規(guī)范值UOL=00.5V，標(biāo)準(zhǔn)低電平UOL0.3V。（2）：保證與非門輸出標(biāo)準(zhǔn)低電平時，允許輸入的高電平的最小值。它表示使與非門進(jìn)入開門狀態(tài)的最小輸入電平。一般TTL門電路的UON1.41.8V。 保證與非門輸出標(biāo)準(zhǔn)高電平的90%(2.7V)時，允許輸入的低電平的最大值。即UOFF是為使與非門進(jìn)入關(guān)門狀態(tài)所需要輸入的最高電平。一般TTL門電路的UOF

29、F0.81V。 TTL與非門主要參數(shù)與非門主要參數(shù)第64頁/共137頁TTL門電路的輸出高低電平不是一個值，而是一個范圍。（3）同樣，它的輸入高低電平也有一個范圍，即它的輸入信號允許一定的容差，稱為噪聲容限噪聲容限。 在保證與非門輸出低電平的前提條件下，允許疊加在輸入高電平上的最大負(fù)向干擾電壓，稱之為高電平噪聲容限 。 UNH=UIH-UON=3-1.8=1.2V 在保證與非門輸出高電平的前提條件下，允許疊加在輸入低電平上的最大正向干擾電壓，稱之為低電平噪聲容限 。UNL=UOFF-UIL=0.8-0.3=0.5V第65頁/共137頁（4）導(dǎo)通延遲時間tPHL從輸入波形上升沿的中點到輸出波形下

30、降沿的中點所經(jīng)歷的時間。一般TTL與非門傳輸延遲時間tpd的值為幾納秒十幾個納秒。截止延遲時間tPLH從輸入波形下降沿的中點到輸出波形上升沿的中點所經(jīng)歷的時間。2PHLPLHpdttt與非門的傳輸延遲時間tpd： tPHLtPLHVoVi第66頁/共137頁（5）輸出端不接負(fù)載時，門電路消耗的功率。靜態(tài)功耗是門電路的輸出狀態(tài)不變時，門電路消耗的功率。其中：截止功耗POFF是門輸出高電平時消耗的功率；導(dǎo)通功耗PON是門輸出低電平時消耗的功率。 PON POFF（6）平均延遲時間tpd和空載導(dǎo)通功耗PON的乘積。 M= PON tpd第67頁/共137頁（7）與非門的一個輸入端直接接地或接低電平（

31、其它輸入端懸空）時，由該輸入端流向參考地的電流。約為1.5mA。 與非門的一個輸入端接高電平（其它輸入端懸空）時，流入該輸入端的電流。一般為幾十微安。0.3V+V13b1B1TR1iCC4K1VILI3.6V+V13b1IB1IHTR1iCC4KA2.1V1.4V第68頁/共137頁（8）在保證與非門輸出標(biāo)準(zhǔn)低電平的前提下，允許流進(jìn)輸出端的最大電流，約幾十毫安。 ：在保證與非門輸出標(biāo)準(zhǔn)高電平并且不出現(xiàn)過功耗的前提下，允許流出輸出端的最大電流，約幾毫安。+V+V13123123D13b1C3Rc4輸出低電平=RCCR飽和ITIL截止I4K截止IT4ILCCOLIb14K3+V+V1231313D

32、123c4RCC輸出高電平I導(dǎo)通b14K4KII=RE4導(dǎo)通IHIT4T截止Rb1OHIH3CC第69頁/共137頁 （9）指門電路的輸入端數(shù)。NI5，不超過8 （10）在保證門電路輸出正確的邏輯電平和不出現(xiàn)過功耗的前提下，其輸出端允許連接的同類門的輸入端數(shù)。它表示門電路的帶負(fù)載能力。一般NO8，功率驅(qū)動門的NO可達(dá)25。 （11）為保證門電路輸出正確的邏輯電平，在其輸出端允許接入的最小電阻（或最小等效電阻）。 一般 RLmin= =200OHmaxOHminIU第70頁/共137頁 在門的輸出端接上負(fù)載電阻RL后，只要RL的阻值不趨近于零，對于輸出低電平幾乎無影響。但RL阻值太小， 會使門電

33、路無法輸出正確的高電平。因為與非門處于關(guān)門狀態(tài)時，應(yīng)當(dāng)輸出高電平，此時流經(jīng)RL的電流IRL的實際方向是由門的輸出端經(jīng)RL流向參考地，如圖2-16所示。圖 2-16 接入RL輸出UOH的情況 第71頁/共137頁 圖 2-16 接入RL輸出UOH的情況 第72頁/共137頁屬于門電路的拉電流的最大允許值為IOHmax。與非門的輸出電平UO=RL。若RL阻值太小，就會使得IRL達(dá)到允許的最大值IOHmax時，輸出電平仍低于UOHmin，從而造成邏輯錯誤。為了輸出正確的邏輯高電平，RL的阻值必須使如下的不等式成立： LRIminmaxOHLOHURI第73頁/共137頁OHmaxOHminLminO

34、HmaxOHminIURIURL即亦即 對于TTL標(biāo)準(zhǔn)系列，按上式求得的RLmin的阻值范圍為150200，為留有余地，一般取RLmin=200。對于TTL改進(jìn)系列(如高速系列及低功耗系列等)，按上式求得的RLmin相差很大，很難確定一個參考值。在實際工作中，應(yīng)根據(jù)給定的參數(shù)按上式進(jìn)行計算。 第74頁/共137頁(12) 輸入高電平UIH和輸入低電平UIL。一般取UIH2 V，UIL0.8V。 第75頁/共137頁OC門及三態(tài)門門及三態(tài)門（1）門1輸出高電平，V4管飽和導(dǎo)通；門2輸出低電平，V5管飽和導(dǎo)通；（2）門1和門2的輸出端直接并結(jié)后，則由Ucc經(jīng)R5和V4、V5到參考地，會產(chǎn)生很大的電

35、流。（3）后果：兩個門電路因功耗過大而損壞，或輸出電平Uo約為1.5V，既不屬于邏輯高電平，也不屬于邏輯低電平。第76頁/共137頁問題的提出：為解決一般TTL與非門不能線與而設(shè)計的。A、B不全為1時，uB1=1V，V2、V5截止，F(xiàn)=1。接入外接電阻RC后：A、B全為1時，uB1=2.1V，V2、V5飽和導(dǎo)通，F(xiàn)=0。BAFOC門ALB&第77頁/共137頁線與輸出函數(shù)式F= ABCD 若電路如圖：則：(與非與）（與或非）= AB+CDOC門并聯(lián)的邏輯功能表圖 2 19 多個OC門并聯(lián) (a) 線與邏輯電路； (b) 等效邏輯圖第78頁/共137頁OC門進(jìn)行線與時，Rc的選擇：（1）

36、n個OC門輸出都為高電平：此時，流過Rc的電流為： Icc = nIceo + mIIH故此時OC電路輸出高電平為：為使UOHUOHmin，則必須使：故Rc的最大允許值為：第79頁/共137頁（2）n個OC門有一個輸出為低電平，其余都為高電平，則OC門總輸出為低電平：此時，流過Rc的電流為： Icc = IOL mIIS故此時OC電路輸出電平為：為使UOLUOLmax，則必須使：故Rc的最小允許值為：第80頁/共137頁（1 1）實現(xiàn)線與。 邏輯關(guān)系為: :（2 2）實現(xiàn)電平轉(zhuǎn)換。如圖示，可使輸出高電平變?yōu)?010V。（3 3）用做驅(qū)動器。如圖是用來驅(qū)動發(fā)光二極管的電路。+VCCP1R&

37、;2LLBL&ACDCDABLLL21+10VV&O+5V&270OC門的應(yīng)用門的應(yīng)用第81頁/共137頁圖 2 21 OC門實現(xiàn)總線傳輸 (4) 實現(xiàn)多路信號在總線(母線)上的分時傳輸，如圖2 - 21所示。 第82頁/共137頁 2. 三態(tài)門(TS門或TSL門) 一種三態(tài)與非門的電路及邏輯符號如圖2 - 23所示。 第83頁/共137頁圖 2 23 三態(tài)TTL與非門電路及符號 (a) 電路； (b) 常用符號； (c) 國外流行符號； (d) 國標(biāo)符號第84頁/共137頁 1) 功能分析 在圖2 - 23(a)中，G端為控制端，也叫選通端或使能端。A端與B端為信號輸

38、入端，F(xiàn)端為輸出端。 當(dāng)G=0(即G端輸入低電平)時，晶體管V6截止，其集電極電位UC6為高電平，使晶體管V1中與V6集電極相連的那個發(fā)射結(jié)也截止。由于和二極管VD的N區(qū)相連的PN結(jié)全截止， 故VD截止，相當(dāng)于開路，不起任何作用。這時三態(tài)門和普通與非門一樣，完成“與非”功能，即F=AB。這是三態(tài)門的工作狀態(tài)，也叫選通狀態(tài)。 第85頁/共137頁 當(dāng)G=1(即G端輸入高電平)時，V6飽和導(dǎo)通，UC6為低電平， 則VD導(dǎo)通，使UC2被鉗制在1V左右，致使V4截止。同時UC6使V1管射極之一為低電平，所以V2、V5也截止。由于同輸出端相接的兩個晶體管V4和V5同時截止，因而輸出端相當(dāng)于懸空或開路。這

39、時三態(tài)門相對負(fù)載而言呈現(xiàn)高阻抗， 故稱這種狀態(tài)為高阻態(tài)或懸浮狀態(tài)，也叫禁止?fàn)顟B(tài)。在禁止?fàn)顟B(tài)下，三態(tài)門與負(fù)載之間無信號聯(lián)系，對負(fù)載不產(chǎn)生任何邏輯功能，所以禁止?fàn)顟B(tài)不是邏輯狀態(tài)，三態(tài)門也不是三值邏輯門，叫它“三態(tài)門”只是為區(qū)別于其它門的一種“方便稱呼”。 第86頁/共137頁G A BF1 0 0 00 0 10 1 00 1 1高阻1110該三態(tài)門的真值表如表2 - 7所示。 表 2-7 三態(tài)門的真值表 第87頁/共137頁 2) 三態(tài)門的分類 (1) 按邏輯功能分為四類，即三態(tài)與非門、三態(tài)緩沖門、三態(tài)非門(三態(tài)倒相門)、三態(tài)與門。 (2) 按控制模式分為兩類，即低電平有效的三態(tài)門和高電平有效的

40、三態(tài)門。低電平有效的三態(tài)門是指當(dāng)G=0時，三態(tài)門工作；當(dāng)G=1時，三態(tài)門禁止。這類三態(tài)門也叫做低電平選通的三態(tài)門。高電平有效的三態(tài)門是指當(dāng)G=1時，三態(tài)門工作；當(dāng)G=0時，三態(tài)門禁止。這類三態(tài)門也叫做高電平選通的三態(tài)門。 3) 按其內(nèi)部的有源器件分為兩類，即三態(tài)TTL門和三態(tài)MOS門。 第88頁/共137頁圖 2 24 各種三態(tài)門的邏輯符號 第89頁/共137頁邏輯符號名 稱輸出表達(dá)式Y(jié) =Y =高阻 （EN=0 時）A （EN=1 時）Y =Y =A （EN= 0 時）高阻 （EN= 1 時）Y =Y =高阻 （EN= 0 時）AB （EN=1 時）Y =Y =高阻 （EN= 1 時）AB

41、（EN=0 時）三態(tài)非門（1 控制有效）1 1 GENAY1 1 GENAY& GENAYBA& GENYB三態(tài)非門（0 控制有效）三態(tài)與非門（1 控制有效）三態(tài)與非門（0 控制有效）常用三態(tài)門的圖形符號和輸出邏輯表達(dá)式第90頁/共137頁三態(tài)門的應(yīng)用：G1總線ABE1ENY1EN1AE1ENB1EN1 1ENE1 A1 1ENE2 A2 1ENEn An(a) 多路開關(guān)(b) 雙向傳輸(c) 單向總線G1G2G1G2G2Gn作多路開關(guān)：E=0時，門G1使能，G2禁止，Y=A；E=1時，門G2使能，G1禁止，Y=B。信號雙向傳輸：E=0時信號向右傳送，B=A；E=1時信號向左傳

42、送，A=B 。構(gòu)成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時刻只讓一個TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會輪流接受各TSL門的輸出。第91頁/共137頁 3. 三態(tài)門和OC門的性能比較 (1) 三態(tài)門的開關(guān)速度比OC門快。因為輸出高電平時，三態(tài)門的V4管是按射極輸出器的方式工作，其輸出電阻小，輸出端的分布電容充電速度快，uO很快由UOL變到UOH；而OC門在輸出高電平時，其輸出電阻約等于外接的上拉電阻RC， 其值比射極輸出器的輸出電阻大得多，故對輸出分布電容的充電速度慢，uO的上升時間長。在輸出低電平時，兩者的輸出電阻基本相等，故兩者uO的下降時間基本相同。

43、第92頁/共137頁 (2) 允許接到總線上的三態(tài)門的個數(shù)，原則上不受限制，但允許接到總線上的OC門的個數(shù)受到上拉電阻RC的取值條件的限制。 (3)OC門可以實現(xiàn)“線與”邏輯，而三態(tài)門則不能。若把多個三態(tài)門輸出端并聯(lián)在一起，并使其同時選通， 當(dāng)它們的輸出狀態(tài)不同時，不但不能輸出正確的邏輯電平，而且還會燒壞導(dǎo)通狀態(tài)的輸出管。 TTL產(chǎn)品中除與非門外，還有或非門、與或非門、與門、 或門、 異或門等。 第93頁/共137頁 集成邏輯門 MOS邏輯門是用絕緣柵場效應(yīng)管制作的邏輯門。在半導(dǎo)體芯片上制作一個MOS管要比制作一個電阻容易，而且所占的芯片面積也小。所以，在MOS集成電路中，幾乎所有的電阻都用M

44、OS管代替，這種MOS管叫負(fù)載管。在MOS邏輯電路中，除負(fù)載管有可能是耗盡型外，其它MOS管均為增強型。MOS邏輯電路有PMOS、NMOS和CMOS三種類型。 PMOS邏輯電路是用P溝道MOS管制作的。由于工作速度低，而且采用負(fù)電源，不便和TTL電路連接， 故其應(yīng)用受到限制。 第94頁/共137頁 NMOS邏輯電路是用N溝道MOS管制作的。其工作速度比PMOS電路高，集成度高，而且采用正電源，便于和TTL電路連接。其制造工藝適宜制作大規(guī)模數(shù)字集成電路，如存儲器和微處理器等。但不適宜制作通用型邏輯集成電路。 (這種電路要求在一個芯片上制作若干不同類型的邏輯門和觸發(fā)器。)主要是因為NMOS電路對電

45、容性負(fù)載的驅(qū)動能力較弱。 第95頁/共137頁 CMOS邏輯電路是用P溝道和N溝道兩種MOS管構(gòu)成的互補電路制作的。和PMOS、 NMOS電路相比，CMOS電路的工作速度高，功耗小，并且可用正電源，便于和TTL電路連接。所以它既適宜制作大規(guī)模數(shù)字集成電路，如寄存器、存儲器、微處理器及計算機中的常用接口等，又適宜制作大規(guī)模通用型邏輯電路，如可編程邏輯器件等。 MOS門的各項指標(biāo)的定義和TTL門的相同， 只是數(shù)值有所差異。 第96頁/共137頁 對于NMOS和CMOS門，若電源電壓為UDD時，UOHUDD，UOL0; UIHUDD，UIL0。 由于UDD的取值在320V之間，故輸入電平擺幅和輸出電

46、平擺幅都很大，所以抗干擾能力強。若把CMOS改用雙電源(UDD或+UDD和-USS)供電，則高低電平的擺幅更大，噪聲容限更大。 由于各種MOS門的工作原理類似，所以下面只討論應(yīng)用日益廣泛的CMOS邏輯門。 第97頁/共137頁 1. CMOS反相門(CMOS非門) CMOS反相器的電路圖如圖2 - 26所示。 圖 2 26 CMOS門反相器電路 第98頁/共137頁 V1是N溝道MOS管(簡稱NMOS管)，用作驅(qū)動管。其開啟電壓UTN為正值，約為15V。只有當(dāng)UGSUTN時，V1才導(dǎo)通；當(dāng)UGSUTN時，V1截止。 V2是P溝道MOS管(簡稱PMOS管)，用作負(fù)載管。其開啟電壓UTP是負(fù)值，約

47、為-2-5V。當(dāng)UGSUTP時，V2截止。 電源電壓UDD可在320V之間選擇。但是為保證電路正常工作，必須使UDDUTN+|UTP|。 當(dāng)UI=UIL=0V時，UGS1=0UTN，因此V1截止。而此時UGS2=-UDDUTN，故V1導(dǎo)通。而此時UGS2=0UTP，因此V2截止。所以，UO=UOL0，即輸出低電平。 可見該電路實現(xiàn)了“非邏輯”功能。 該電路在靜態(tài)(UO=UOH或UO=UOL)條件下，不論輸出高電平還是輸出低電平，V1和V2中總有一個截止，并且截止時阻抗極高，因此流過V1和V2的靜態(tài)電流很小，故該電路的靜態(tài)功耗非常低。這是CMOS電路共有的優(yōu)點。 第100頁/共137頁 2. C

48、MOS與非門 圖2-27所示為CMOS與非門電路。圖中，V1和V2是兩個串聯(lián)的NMOS管，用作驅(qū)動管；V3和V4是兩個并聯(lián)的PMOS管，用作負(fù)載管。V1和V3為一對互補管，它們的柵極作為輸入端A； V2和V4作為另一對互補管，它們的柵極相連作為輸入端B。V2和V4的漏極相連作為輸出端F。V2的襯底沒有和自己的源極相接，而是與V1的源極、襯底相接后，共同接地。第101頁/共137頁這是為了更容易產(chǎn)生導(dǎo)電溝道。因為溝道的產(chǎn)生及其寬度，實質(zhì)上是受柵極G和襯底B之間的電壓UGB的控制(多數(shù)情況下，源極S和襯底B短接，UGS=UGB，此時可以認(rèn)為溝道的產(chǎn)生受UGS的控制)。本電路中，只要B端輸入電壓UI

49、BUTN，則V2就產(chǎn)生溝道。若把V2的襯底和自己的源極相連，只有當(dāng)B端輸入電壓UIBUTN+UDS1時，V2才產(chǎn)生溝道。 第102頁/共137頁圖2-27 CMOS與非門電路第103頁/共137頁 當(dāng)兩個輸入端A、B均輸入高電平(UIH=UDD)時，V1和V2的“柵-襯”間的電壓均為UDD，其值大于UTN，故V1和V2均產(chǎn)生溝道而導(dǎo)通。而V3和V4的“柵 - 襯”間的電壓均為0 V，其值大于UTP，故V3和V4均不產(chǎn)生溝道而截止。由于截止管的“漏極和源極之間的等效電阻rDS”近似為，因而F端的輸出電壓UO=UOL0 V。 當(dāng)兩個輸入端A和B中至少有一個輸入低電平(UIL=0)時，V1和V2中至

50、少有一個不能產(chǎn)生導(dǎo)電溝道，處于截止?fàn)顟B(tài)。V3和V4中至少有一個產(chǎn)生溝道，處于導(dǎo)通狀態(tài)。 所以，此種情況下，F(xiàn)端的輸出電壓UO=UOHUDD。 綜合上述， F和A、B之間是“與非邏輯”關(guān)系。即F=AB第104頁/共137頁 3. CMOS或非門 CMOS或非門的電路如圖2 - 28所示。圖中，V1和V2是兩個并聯(lián)的N溝道MOS管，用作驅(qū)動管；V3和V4是兩個串聯(lián)的P溝道MOS管，用作負(fù)載管。V2和V3為一對互補管， 它們的柵極相連作為輸入端A；V1和V4為另一對互補管，它們的柵極相連作為輸入端B。F是CMOS或非門電路的輸出端。 當(dāng)兩個輸入端A、B均輸入低電平(UIL=0V)時，V1和V2均不開

51、啟，處于截止?fàn)顟B(tài)；V3和V4均被開啟導(dǎo)通。故F端必定輸出高電平UOHUDD 。第105頁/共137頁圖 2 - 28CMOS或非門電路 第106頁/共137頁 當(dāng)兩個輸入端A、B中至少有一個為高電平(UIHUDD)時，V1和V2中至少有一個開啟導(dǎo)通；V3和V4中至少有一個不產(chǎn)生溝道而截止。故F端必輸出低電平UOL0。 可見，該電路的F和A、B之間是“或非”邏輯關(guān)系， 即F=A+B 第107頁/共137頁 比較與非門電路和或非門電路可知。與非門的驅(qū)動管是由多個NMOS管串聯(lián)構(gòu)成，即有幾個輸入端，就有幾個管子串聯(lián)。其輸出低電平是各驅(qū)動管D、S極間導(dǎo)通電壓的和。 故其UOL的值較高，為保證UOL不超

52、過UOLmin，其輸入端一般不超過三個?；蚍情T的驅(qū)動管是由多個NMOS管并聯(lián)構(gòu)成的， 有幾個輸入端，就有幾個管子并聯(lián)。其輸出低電平是一個驅(qū)動管的D、S極間導(dǎo)通電壓，增加輸入端數(shù)，不會提高UOL的值。故其輸入端數(shù)不受UOL取值的限制。因此，在CMOS(或NMOS)數(shù)字集成電路中是以或非邏輯為基礎(chǔ)的。 利用與非門、或非門、非門，可以構(gòu)成與門、或門、與或非門、異或門、異或非門(同或門)等。 第108頁/共137頁 4. CMOS傳輸門 CMOS傳輸門的電路和符號如圖2 - 29所示。它由一個NMOS管V1和一個PMOS管V2并聯(lián)而成。V1和V2的源極和漏極分別相接作為傳輸門的輸入端和輸出端。兩管的柵

53、極是一對互補控制端，C端叫高電平控制端，C端叫低電平控制端。兩管的襯底均不和源極相接，NMOS管的襯底接地，PMOS管的襯底接正電源UDD，以便于控制溝道的產(chǎn)生。 第109頁/共137頁圖 2 29 CMOS傳輸門(a) 電路； (b) 符號 第110頁/共137頁 把NMOS管V1的柵極和襯底之間的電壓記為UGB1，開啟電壓記為UTN，則當(dāng)UGB1UTN時，V1產(chǎn)生溝道；當(dāng)UGB1UTN時，V1的溝道消失。 把PMOS管V2的“柵 - 襯”間的電壓記為UGB2，開啟電壓記為UTP，則當(dāng)UGB2UTP時， V2的溝道消失。 當(dāng)C= UDD, C=0V時，V1的UGB1=UDDUTN,故V1導(dǎo)通

54、； V2的UGB2=-UDD UTP, 故V2也導(dǎo)通。所以此時在V1和V2的“漏 - 源”之間同時產(chǎn)生導(dǎo)電溝道，使輸入端與輸出端之間形成導(dǎo)電通路，相當(dāng)于開關(guān)接通。 第111頁/共137頁 當(dāng)C=0，C=UDD時，V1的UGB1=0 UTP，故V2也不能產(chǎn)生導(dǎo)電溝道。所以， 在這種情況下，輸入端與輸出端之間呈現(xiàn)高阻抗?fàn)顟B(tài)， 相當(dāng)于開關(guān)斷開。 由于MOS管的結(jié)構(gòu)對稱，其漏極和源極可以互換， 因而TG的輸入端和輸出端可以互換使用，即TG是雙向器件。 第112頁/共137頁 把一個傳輸門TG和一個非門按圖2-30(a)連接起來，即可構(gòu)成模擬開關(guān)，其符號如圖2 - 30(b)所示。當(dāng)C=1時，開關(guān)接通；

55、當(dāng)C=0時，開關(guān)斷開。該模擬開關(guān)也是雙向器件。 圖 2 30 CMOS模擬開關(guān) (a) 電路； (b) 符號 第113頁/共137頁 5. CMOS三態(tài)非門 圖2 - 31所示為CMOS三態(tài)非門電路。兩個NMOS管V1和V2串聯(lián)，另外兩個PMOS管V3和V4也串聯(lián)。兩組串聯(lián)MOS管構(gòu)成等效互補電路，V2和V3一對互補管構(gòu)成CMOS反相器(非門)，其柵極相接作為三態(tài)非門的信號輸入端，V1和V4一對互補管構(gòu)成控制電路，兩者的柵極反相連接后作為控制端(也叫選通端)。 第114頁/共137頁圖 2 31 CMOS三態(tài)非門電路 第115頁/共137頁 當(dāng)G=1時，V1和V4均不產(chǎn)生導(dǎo)電溝道，不論A為何值

56、，F(xiàn)端均處于高阻態(tài)，相當(dāng)于F端懸空，稱為禁止?fàn)顟B(tài)。 當(dāng)G=0時，V1和V4均產(chǎn)生導(dǎo)電溝道，處于導(dǎo)通狀態(tài)。此時若把V1和V4近似用短路線代替，則該電路就與圖2-26所示的反相器一樣，完成非運算F=A。 可見該電路是一個低電平選通的三態(tài)非門。CMOS三態(tài)門的邏輯符號與TTL三態(tài)門相同。 第116頁/共137頁6. CMOS邏輯電路的特點(與TTL門比較)(1) 工作速度比TTL稍低。(2) 輸入阻抗高，可達(dá)108 。(3) 扇出系數(shù)NO大。(4) 靜態(tài)功耗小。 (5) 集成度高。(6) 電源電壓允許范圍大， 約為320 V。(7) 輸出高低電平擺幅大。第117頁/共137頁 (8) 抗干擾能力強。 (9) 溫度穩(wěn)定性好。 (10) 抗輻射能力強。 (11) 電路結(jié)構(gòu)簡單(CMOS與非門只有四個管子構(gòu)成，而TTL與非門共有五個管子和五個電阻)，工藝容易(做一個MOS管要比做一個電阻更容易，而且占芯片面積小)，故成本低。 (12) 輸入高、低電平UIH和UIL均受電源電壓UDD的限制。 (13) 拉電流IOLUCC時，上述方法不再適用。否則，會使V5截止(TTL輸出UOH)