技術實用教程EDA課程設計報告

1、.EDA課程設計報告 課程：EDA技術實用教程 學院：電子與信息工程學院 班級： 姓名： 學號： 教師： 完成日期：2013.01.02 目錄實驗一、3-8譯碼器的仿真5實驗二、2選一多路選擇器8實驗三、十進制計數(shù)器10實驗四、四選一多路選擇器14實驗五、ADC0809采樣狀態(tài)機20實驗六、11010011序列檢測23實驗七、兩個8位乘8位的有符號數(shù)乘法器25實驗八、全加器27實驗九、LPM_COUNTER計數(shù)模塊29實驗十、LPM_COUNTER計數(shù)模塊例化31實驗十一、LPM隨機存儲器的設置和調(diào)用33實驗十二、LPM_ROM的定制和使36實驗十三、FIFO定制38實驗十四、LPM嵌入式鎖相

2、環(huán)調(diào)用39實驗十五、NCO核數(shù)控振蕩器使用方法40實驗十六、使用 IP CORE設計FIR濾波器42實驗十七、數(shù)字時鐘43實驗十八、交通燈47實驗一、3-8譯碼器的仿真一：實驗名稱：3-8譯碼器仿真二：實驗要求：熟悉對max+plus10.0的使用，并且能簡單的使用進行3-8譯碼器的仿真和論證。三：實驗步驟：1：使用max+plus10.0軟件，設計3-8譯碼器的實驗原理圖如下所示：圖1 實驗原理圖2：波形的仿真與分析啟動max+plus10.0Waveform editor菜單，進入波形編輯窗口，選擇欲仿真的所有IO管腳。如下圖所示：圖2 波形編輯為輸入端口添加激勵波形，使用時鐘信號。選擇初

3、始電平為“0”，時鐘周期倍數(shù)為“1”。添加完后，波形圖如下所示：圖3 添加激勵后的波形打開max+plus10.0Simulator菜單，確定仿真時間，單擊Start開始仿真，如下圖所示：圖4 仿真過程圖5 仿真結(jié)果四：實驗結(jié)論：使用max+plus10.0能很好的完成很多電路的仿真與工作。實驗二、2選一多路選擇器一、原理圖設計輸入法圖一 2選1多路選擇器結(jié)構(gòu)體 圖二 電路編譯結(jié)果圖三 波形仿真由波形圖可知：當a、b兩個輸入口分別輸入不同頻率信號時，針對選通控制端s上所加的不同電平，輸出端y將有對應不同信號輸出。例如當s為低電平時，y口輸出了來自a端的較高頻率的時鐘信號；反之，即當s為高電平時

4、，y口輸出了來自b端的較低頻率的時鐘信號。二、文本設計輸入（VHDL）法圖四 2選1多路選擇器（VHDL）圖五 2選1多路選擇器（VHDL）波形圖圖六 2選1多路選擇器（VHDL）引腳分布圖實驗三、十進制計數(shù)器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0); DOUT: out std_logic_vec

5、tor(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHITECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST='0' THEN Q:= (OTHERS=>'0');ELSIF CLK 'EVENT AND CLK ='1' THENIF EN='1' THENIF (LOAD ='0&#

6、39;) THEN Q:=DATA; ELSEIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1'else COUT<='0' END IF;DOUT <=Q;END PROCESS;END behav;它是一個帶有異步復位和同步加載功能的十進制加法計數(shù)器。 二、編譯報告Compilation Report _flow sumamy Simulation Rep

7、oet_simutlaion waveformcnt10.vwf由圖可知，（1）當計數(shù)使能EN為高電平時允許計數(shù)；RST低電平時計數(shù)器被清零。（2）由于LOAD是同步加載控制信號，其第一個負脈沖恰好在CLK的上升沿處，故將5加載于計數(shù)到9，出現(xiàn)了第一個進位脈沖。由于LOAD第二個負脈沖未在CLK上升沿處，故沒有發(fā)生加載操作，而第3、4個負脈沖都出現(xiàn)了加載操作；（3）當計數(shù)器每次計到9時，輸出為高電平，而且計數(shù)器又從0開始重新計數(shù)三、RTL圖四、symbol cnt10.bdf實驗四、四選一多路選擇器一、用IF_THEN語句實現(xiàn)4選1多路選擇器圖一 用IF_THEN語句實現(xiàn)4選1多路選擇器文本設

8、計輸入圖二 程序運行編譯結(jié)果圖三 四選一多路選擇器的電路仿真波形圖由上圖可知： 當sel=11時，y=intput3；當sel=10時，y=intput2；當sel=01時，y=intput1；當sel=00時，y=intput0；實現(xiàn)了四選一功能。 圖四4選1多路選擇器RTL電路圖圖五 4選1多路選擇器Symbol二、用CASE語句實現(xiàn)4選1多路選擇器圖六 用CASE語句實現(xiàn)4選1多路選擇器文本設計輸入圖七 程序運行編譯結(jié)果圖八 四選一多路選擇器的電路仿真波形圖由上圖可知（s<=s1&s2）： 當s=00時，z=a；當s=01時，z=b；當s=10時，z=c；當s=11時，z=

9、d；實現(xiàn)了四選一功能。圖九 4選1多路選擇器RTL電路圖圖十 4選1多路選擇器Symbol三、用WHEN_ELSE語句實現(xiàn)4選1多路選擇器圖十一 用WHEN_ELSE語句實現(xiàn)4選1多路選擇器文本設計輸入圖十二 四選一多路選擇器的電路仿真波形圖由上圖可知（sel<=b & a）： 當sel=00時，q=i0；當sel=01時，q=i1；當sel=10時，q=i2；當sel=11時，q=i3；實現(xiàn)了四選一功能。圖十三 4選1多路選擇器RTL電路圖實驗五、ADC0809采樣狀態(tài)機一、文本設計輸入（VHDL）法圖一 ADC0809采樣狀態(tài)機文本設計輸入圖二 程序運行編譯結(jié)果二、RTL電路

10、圖圖三 ADC0809采樣狀態(tài)機RTL電路圖三、ADC0809采樣狀態(tài)圖圖四 ADC0809采樣狀態(tài)圖四、ADC0809采樣狀態(tài)機工作時序圖五 ADC0809采樣狀態(tài)機工作時序圖上圖顯示了一個完整的采樣周期。復位信號后進入狀態(tài)s0；第二個時鐘上升沿后，狀態(tài)機進入狀態(tài)s1，由start、ale發(fā)出采樣和地址選通的控制信號。而后，eoc由高電平變?yōu)榈碗娖?，ADC0809的8位數(shù)據(jù)輸出端呈現(xiàn)高阻狀態(tài)“ZZ”。在狀態(tài)s2，等待了clk的數(shù)個時鐘周期之后，eoc變?yōu)楦唠娖?，表示轉(zhuǎn)換結(jié)束；進入狀態(tài)s3，在此狀態(tài)的輸出允許oe被被設置成高電平。此時ADC0809的數(shù)據(jù)輸出端d7. 0即輸出已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)5

11、EH。在狀態(tài)s4，lock_t發(fā)出一個脈沖，其上升沿立即將d端口的5E鎖入q和regl中。圖六 ADC0809采樣狀態(tài)機Symbol實驗六、11010011序列檢測一、文本設計輸入（VHDL）法圖一 序列檢測器文本設計輸入圖二 程序運行編譯結(jié)果二、序列檢測器RTL電路圖圖三 序列檢測器RTL電路圖三、序列檢測器狀態(tài)圖圖四 序列檢測器狀態(tài)圖四、序列檢測器時序仿真波形圖五 序列檢測器時序仿真波形由上圖可知，當有正確序列進入時，到了狀態(tài)8時，輸出序列正確標志SOUT=1。而當下一位數(shù)據(jù)為零時，即DIN=0，進入狀態(tài)四s3（這時測出的數(shù)據(jù)110恰好與原序列數(shù)的頭三位相同）。圖六 序列檢測器Symbol

12、實驗七、兩個8位乘8位的有符號數(shù)乘法器一、文本設計輸入（VHDL）法圖一 兩個8位乘8位的有符號數(shù)乘法器文本設計輸入圖二 程序運行編譯結(jié)果圖三 仿真波形由波形可知，在CLK的第4個上升沿后才得到第一個計算數(shù)據(jù)，之前都是0。第4個上升沿后得到的結(jié)果為s=0×0+23×15=345；第5個上升沿后得到結(jié)果為s=23×15+11×22=587；第6個上升沿后得到結(jié)果為s=11×22+33×45=1727；第7個上升沿后得到結(jié)果為s=33×45+16×21=1821；第8個上升沿后得到結(jié)果為s=16×21+16&

13、#215;5=416；第9個上升沿后得到結(jié)果為s=16×5+11×21=311；二、兩個8位乘8位的有符號數(shù)乘法器Symbol圖四 兩個8位乘8位的有符號數(shù)乘法器Symbol三、兩個8位乘8位的有符號數(shù)乘法器RTL電路圖 圖五兩個8位乘8位的有符號數(shù)乘法器RTL電路圖實驗八、全加器一、文本設計輸入（VHDL）法圖一 全加器文本設計輸入圖二 仿真結(jié)果圖三 全加器波形仿真圖全加器真值表如下：AINBINCINCOUNTSUM0000000101010010111010001101101101011111對比真值表和仿真波形，加數(shù)AIN,BIN和進位CIN共有8總情況，和SUM和

14、進位COUNT共有4總情況，波形和真值表一致圖四 全加器波實體模塊圖五 全加器F_adder電路圖實驗九、LPM_COUNTER計數(shù)模塊一、文本設計輸入（VHDL）法圖一 LPM_COUNTER計數(shù)模塊文本設計輸入圖二 程序運行編譯結(jié)果圖三 LPM_COUNTER計數(shù)模塊 圖四 LPM_COUNTER計數(shù)模塊Symbol二、LPM_COUNTER計數(shù)模塊RTL電路圖圖五 LPM_COUNTER計數(shù)模塊RTL電路圖實驗十、LPM_COUNTER計數(shù)模塊例化一、文本設計輸入（VHDL）法圖一 LPM_COUNTER計數(shù)模塊例化文本設計輸入圖二程序運行編譯結(jié)果二、CNT4BIT.V仿真波形圖三 CN

15、T4BIT.V的仿真波形由仿真波形圖可知：在第2個SLD加載信號在沒有CLK上升沿處發(fā)生時，無法進行加載，顯然SLD是同步的。從波形中可以了解此計數(shù)器模塊的功能和性能。圖五 CNT4BIT計數(shù)模塊Symbol圖四 CNT4BIT原理圖輸入設計二、CNT4BIT計數(shù)模塊RTL電路圖 圖六 CNT4BIT計數(shù)模塊RTL電路圖實驗十一、LPM隨機存儲器的設置和調(diào)用一、建立MIF格式文件圖一 MIF文件編輯窗圖二 利用康芯MIF生成MIF正弦波數(shù)據(jù)文件二、對LPM_RAM仿真測試圖三 在原理圖編輯器上連接好的RAM模塊圖四 RAM仿真波形三、利用用戶自定義數(shù)據(jù)類型語句來實現(xiàn)存儲器描述圖五 存儲器VHD

16、L程序圖六 仿真結(jié)果圖七 波形仿真結(jié)果圖八 存儲器RTL電路圖圖九 存儲器Symbol實驗十二、LPM_ROM的定制和使一、正弦信號發(fā)生器源程序圖一 正弦信號發(fā)生器源程序圖二 仿真結(jié)果圖三 LPM_ROM仿真測試圖四 正弦信號發(fā)生器RTL電路圖圖五 正弦信號發(fā)生器仿真波形由波形可見，隨著每一個時鐘上升沿的到來，輸出端口將正弦波數(shù)據(jù)依次輸出，輸出的數(shù)據(jù)與加載數(shù)據(jù)相符。圖六 正弦信號發(fā)生器Symbol實驗十三、FIFO定制一、FIFO電路原理圖圖一 FIFO電路原理圖此FIFO的數(shù)據(jù)位寬為8，深度為256。其中data7.0為數(shù)據(jù)輸入口；q7.0為數(shù)據(jù)輸出口；wrreq和rderq分別為數(shù)據(jù)寫入和

17、讀出請求信號，高電平有效；aclr為異步清零；full為存儲數(shù)據(jù)溢出指示信號；empty為FIFO空指示信號；usedw7.0為當前已使用地址數(shù)指示；選擇了速度優(yōu)化方式。圖二 FIFO的仿真波形從波形中可以看出，當寫入請求wrreq為高電平時，在clock的每一個上升沿將data上的數(shù)據(jù)寫入FIFO中；而在wrreq為低電平和讀出請求rdreq為高電平時，clock的每一個上升沿，按照先進先出的順序?qū)IFO中存入的數(shù)據(jù)讀出，在這個過程中，usedw7.0的數(shù)據(jù)也隨之變化。實驗十四、LPM嵌入式鎖相環(huán)調(diào)用一、采用嵌入式鎖相環(huán)作時鐘的正弦信號發(fā)生器電路圖圖一 電路原理圖圖二 選擇輸入?yún)⒖紩r鐘inclk0為10MHZ實驗十五、NCO核數(shù)控振蕩器使用方法一、NCO核數(shù)控振蕩器使用方法圖二 設置NCO參數(shù)圖一 開始進入Core文件生成選擇窗口圖三 完成NCO參數(shù)設置并生成設計文件后的信息窗口圖四 設置NCO參數(shù)