一種高速CMOS全差分運(yùn)算放大器折疊共源共柵共模反饋全

1、一種高速CMOS全差分運(yùn)算放大器，折疊共源共柵，共模反饋，全差分，高速    1引言運(yùn)算放大器（簡(jiǎn)稱運(yùn)放）是模擬電路的一個(gè)最通用的單元。所謂全差分運(yùn)放是指輸入和輸出都是差分信號(hào)的運(yùn)放，它同普通的單端輸出運(yùn)放相比有以下幾個(gè)優(yōu)點(diǎn)：更低的噪聲；較大的輸出電壓擺幅；共模噪聲得到較好抑制；較好地抑制諧波失真的偶數(shù)階項(xiàng)等。所以高性能的運(yùn)放多采用全差分形式。近年來，全差分運(yùn)放更高的單位增益帶寬頻率及更大的輸出擺幅使得它在高速和低壓電路的應(yīng)用有更多的吸引力。隨著日益增加的數(shù)據(jù)轉(zhuǎn)換率，許多應(yīng)1引言運(yùn)算放大器（簡(jiǎn)稱運(yùn)放）是模擬電路的一個(gè)最通用的單元。所謂全差分運(yùn)放是指輸入和

2、輸出都是差分信號(hào)的運(yùn)放，它同普通的單端輸出運(yùn)放相比有以下幾個(gè)優(yōu)點(diǎn)：更低的噪聲；較大的輸出電壓擺幅；共模噪聲得到較好抑制；較好地抑制諧波失真的偶數(shù)階項(xiàng)等。所以高性能的運(yùn)放多采用全差分形式。近年來，全差分運(yùn)放更高的單位增益帶寬頻率及更大的輸出擺幅使得它在高速和低壓電路的應(yīng)用有更多的吸引力。隨著日益增加的數(shù)據(jù)轉(zhuǎn)換率，許多應(yīng)用需要高速的模數(shù)轉(zhuǎn)換器（ADCs），而高速ADCs需要高增益和高單位增益帶寬運(yùn)放來滿足其系統(tǒng)精度和快速建立的需要。速度和精度是模擬電路兩個(gè)最重要的性能指標(biāo)，然而，對(duì)電路這兩方面的優(yōu)化會(huì)導(dǎo)致相互矛盾的結(jié)果1。所以同時(shí)滿足這兩方面的要求是困難的。折疊共源共柵技術(shù)可以較成功地解決這一難題

3、，這種結(jié)構(gòu)的運(yùn)放具有較高的開環(huán)增益及很高的單位增益帶寬。全差分運(yùn)放的缺點(diǎn)是它外部反饋環(huán)的共模環(huán)路增益很小，輸出共模電平不能精確確定，因此，一個(gè)額外的共模反饋環(huán)常常是必要的，包含共模反饋環(huán)的電路稱為共模反饋電路(CMFB)2,3。2電路結(jié)構(gòu)的選取設(shè)計(jì)一個(gè)全差分運(yùn)算放大器首先要根據(jù)其用途選取一種合適的電路結(jié)構(gòu)。對(duì)于高速的運(yùn)算放大器，希望其在低的電源電壓下有盡可能高的單位增益頻率，還要考慮開環(huán)增益、建立時(shí)間、輸入共模范圍、輸出擺幅、共模抑制比、電源抑制比、功耗等方面性能的限制。圖1是目前常見的幾種全差分運(yùn)算放大器46。圖1(a)為一種簡(jiǎn)單的兩級(jí)全差分運(yùn)放，其差分輸出擺幅為2Vsup4Vds,sat，

4、其中Vsup是電源電壓，Vds,sat是晶體管工作在飽和區(qū)的最小Vds。顯然它的輸出擺幅在各種全差分運(yùn)放結(jié)構(gòu)中最大。該結(jié)構(gòu)的缺點(diǎn)是頻率特性差（帶寬小、速度受限）、功耗大、電源抑制比和共模抑制比差。</tr>圖1(b)為套筒式共源共柵全差分運(yùn)放，它的優(yōu)點(diǎn)是：頻率特性好，因?yàn)樗拇螛O點(diǎn)值為gm3/CL1，CL1為M3或M4源極節(jié)點(diǎn)寄生電容，其值遠(yuǎn)小于圖1(a)的CL，故圖1(b)的次主極點(diǎn)要遠(yuǎn)大于圖1(a)的次主極點(diǎn)，從而帶寬更寬、速度更快；在所有結(jié)構(gòu)中功耗最低，因?yàn)檫@種結(jié)構(gòu)只有兩條電流支路。缺點(diǎn)：共模輸入范圍及輸出擺幅太小，不適于低壓工作。圖1（c）是折疊式共源共柵全差分運(yùn)放。它的優(yōu)

5、點(diǎn)主要有：頻率特性和套筒-級(jí)聯(lián)結(jié)構(gòu)相近，因?yàn)槠浯螛O點(diǎn)值為gm9/CL1，CL1為M10或M11漏極節(jié)點(diǎn)的寄生電容，和圖1（b）的相近；共模輸入范圍及輸出擺幅均遠(yuǎn)大于套筒-級(jí)聯(lián)結(jié)構(gòu)的對(duì)應(yīng)值。其中輸出擺幅為2Vsup8Vds,sat4Vmargin，共模輸入范圍VT+Vds,sat&lt;Vincom<Vsup。缺點(diǎn)：有4條電流支路，功耗大于套筒-級(jí)聯(lián)結(jié)構(gòu)。從應(yīng)用角度考慮，所設(shè)計(jì)的運(yùn)放要求有盡可能高的速度。以上分析表明，折疊式共源共柵運(yùn)放與套筒式共源共柵運(yùn)放結(jié)構(gòu)均具較高的速度，但是折疊式共源共柵運(yùn)放與套筒式共源共柵運(yùn)放結(jié)構(gòu)相比，輸出擺幅較大些。這個(gè)優(yōu)點(diǎn)是以較大的功耗、較低的電壓增益、

6、較低的極點(diǎn)頻率以及較高的噪聲為代價(jià)得到的。盡管如此,折疊式共源共柵運(yùn)放比套筒式共源共運(yùn)放結(jié)構(gòu)得到更加廣泛的應(yīng)用。因?yàn)槠漭敵龊洼斎肟梢远探?，而且輸入共模電平更容易選取,所以折疊式共源共柵運(yùn)放結(jié)構(gòu)更符合我們的設(shè)計(jì)要求。3折疊式共源共柵運(yùn)放折疊式共源共柵運(yùn)放結(jié)構(gòu)如圖2(a)所示，M1，M2是輸入驅(qū)動(dòng)管（采用p管輸入主要是運(yùn)放可以有一個(gè)較好的頻率特性，因?yàn)檎郫B共源共柵運(yùn)放的非主極點(diǎn)在輸入管的漏端，p管輸入要比n管輸入的寄生電容小，頻率特性較好。此外由于p管產(chǎn)生的噪聲要小于NMOS管產(chǎn)生的噪聲，所以這種結(jié)構(gòu)的噪聲性能也要好于n管輸入的結(jié)構(gòu)），M6，M7形成折疊共源共柵晶體管。通過控制M4，M5的偏置電壓

7、來取得共模反饋。共模反饋電路包括M12M19，兩個(gè)差分對(duì)（M14，M15和M16，M17）把其差分電流轉(zhuǎn)化成一個(gè)電流鏡負(fù)載M18，M19，并從M18輸出。為了使輸出信號(hào)擺幅最大，共模參考電壓值通常為電壓源的一半6,7。為了使放大器穩(wěn)定地偏置在所期望的條件下，需要對(duì)偏置電路進(jìn)行優(yōu)化設(shè)計(jì)。圖2(b)為滿足該運(yùn)放的偏置電路。3.1運(yùn)放的大信號(hào)分析選取適當(dāng)?shù)钠秒妷?，則輸出擺幅的低端為VOD5+VOD7，高端為VDD(|VOD9|+|VOD10|)。因此，運(yùn)放邊的兩峰值之間的擺幅等于VDD(VOD5+VOD7+|VOD9|+|VOD10|)。M4，M5流過大的電流，如果它們對(duì)M6，M7源端的電容貢獻(xiàn)要

8、減至最小，則要求有較高的過驅(qū)動(dòng)電壓。3.2運(yùn)放的小信號(hào)分析運(yùn)放的小信號(hào)電壓增益為：|Av|=GmRout，其中輸出電阻Rout(gm9+gmb9)ro9ro10|(gm7+gmb7)ro7(ro1|ro5)Gmgm1(gm9+gmb9)ro9ro10|(gm7+gmb7)ro3(ro1|ro5)假設(shè)CL1，CL2，CL3分別為M7，M10，M5漏極節(jié)點(diǎn)處的總電容，則主極點(diǎn)的頻率為式中CL3主要取決于Cgs7。既然有一個(gè)零點(diǎn)大約等于gm9/CL2，那么P3的作用被抵消。單位增益頻率：gm10CL擺率：ISS=2SR?CL(ISS=IS3)相位裕度：gm70CL1tan(PM)功耗：PDISS=(2Icasc+ISS)VDD這些理論關(guān)系式提供了一種直接手段來估算CMOS運(yùn)放的參數(shù)，而設(shè)計(jì)的最終目標(biāo)是根據(jù)性能需要直接取得運(yùn)放的寬長(zhǎng)比，通過以下關(guān)系式可求得W/L：4仿真結(jié)果基于圖2所示的折疊式共源共柵全差分運(yùn)算放大器電路，采用TSMC0.25mCMOS工藝，用Spectre模擬器對(duì)折疊式共源共柵運(yùn)放進(jìn)行仿真，在電源電壓為2.5V的情況下，對(duì)運(yùn)放作AC分析、大信號(hào)階躍響應(yīng)瞬態(tài)分析以及轉(zhuǎn)移特性分析，得到特性曲線如圖35所示。頻率特性曲線顯示，在驅(qū)動(dòng)大小為0.5pF的負(fù)載時(shí)，運(yùn)放可以達(dá)到71.9dB的增益以及495MHz的單位增益帶寬。表2是對(duì)一些重要的性能參數(shù)的仿真結(jié)果