基于AD9852的信號發(fā)生器

1、. . . . 第5章 信號發(fā)生器制作實訓(xùn)5.1信號發(fā)生器5.1.1 實訓(xùn)目的和實訓(xùn)器材 1制作一個基于DDS AD9852的信號發(fā)生器。2實訓(xùn)器材（1）常用電子裝配工具。（2）測試使用的儀器設(shè)備，見表5.1.1。（3）信號發(fā)生器電路元器件，如表5.1.2所示。表5.1.1 測試使用的儀器設(shè)備儀器名稱型號指標數(shù)量生產(chǎn)廠單片機仿真器偉福E6000/L1偉福模擬示波器GOS-602120MHz，頻率測量精度6位1固偉數(shù)字存儲示波器DS5202CA200MHz 1G/s1普源精電科技寬帶掃頻儀XPD1252A1.1GHz1秀普瑞電子頻譜分析儀HM5011-31.1GHz1德國產(chǎn)數(shù)字萬用表UT553位

2、半1優(yōu)利德計算機銳翔K5481PP4 2.8G/256M1TCL公司表5.1.2 信號發(fā)生器電路元器件符號名稱參數(shù)與型號數(shù)量備注控制接口U3，U4六反相施密特觸發(fā)器74HC142排針U5，U7三態(tài)八D鎖存器74HC5731BNCR20電阻3001基準時鐘U2低壓差分接收器MC100LVEL161BNC插座Y1有源晶振50.00000MHz1R30電阻2K1R31電阻501C31電容器0.1f1信號濾波C70，C80，C90電容器27pF3C71，C81，C91電容器2.2pF3C72，C82，C92電容器47pF3C73，C83，C93電容器12pF3C74，C84，C94電容器39pF3C7

3、5，C85，C95電容器8.2pF3C76，C86，C96電容器22pF3L1，L4，L7電感82nH3L2，L5，L8電感68nH3L3，L6，L9電感68nH3電源濾波C1C21電容器0.1F21排針DDS芯片U1DDSAD98521BNC插座R1,R2電阻8k2R5,R6電阻1002R7,R8,R10電阻503R9電阻251R11電阻1.3k1C60電容器0.1F1C61電容器0.01F1跳線帽1注：所有元器件均采用貼片封裝形式，電阻、電容尺寸為0805。5.1.2 AD9852的主要特性AD9852是美國模擬器件公司生產(chǎn)的高速DDS集成芯片，其芯片部有一個高速，高性能的DAC，能形成一

4、個數(shù)字可編程的，高靈敏度的合成器。最高系統(tǒng)工作頻率300MHz，通過控制器改變其部的寄存器參數(shù)可工作在AM、FM、ASK、FSK、PSK等模式。AD9852可產(chǎn)生一個非常穩(wěn)定的頻率、相位和振幅可編程的余弦輸出，可在通信、雷達、測試儀器等應(yīng)用中的靈活LO（本機振蕩器）。AD9852的部結(jié)構(gòu)方框圖如圖5.1.1所示。其主要性能如下：最高300MHz的系統(tǒng)時鐘；含420倍可編程參考時鐘倍乘器；48位的可編程頻率寄存器；兩路12位D/A輸出；含超高速，低抖動比較器；具有12位可編程振幅調(diào)諧和可編程的Shaped On/off Keying功能；14位可編程相位寄存器；單引腳FSK和BPSK數(shù)據(jù)接口；H

5、OLD引腳具有線性和非線性FM調(diào)頻功能；可自動雙向頻率掃描；可自動進行sin(x)/x校正；工作電壓為3.3V；10MHz的兩線或三線串行接口；100MHz的8位并行編程接口；單端或差分基準時鐘輸入選擇。A9852有SQ-80和ST-80 LQFP-80兩種封裝形式，前者型號為AD9852ASQ；后者型號為AD9852AST，引腳封裝形式如圖5.1.2所示，各引腳的功能如表5.1.3所示。基準時鐘緩沖器內(nèi)部可編程時鐘I/O緩沖器可編程幅度和比率控制420倍基準時鐘倍增器頻率累加器ACC1頻率比率定時器相位累加器ACC2相位到幅度轉(zhuǎn)換器INV. SINC濾波器12位余弦DAC12位控制DACMU

6、XMUXMUXMUXMUXMUXDEMUX頻率字模式選擇頻率調(diào)諧字1頻率調(diào)諧字2第1級14位相位/偏移補償字第2級14位相位/偏移補償字AM調(diào)制12位DC控制可編程寄存器SYSTEM CLOCK系統(tǒng)時鐘AD9852DDS核2系統(tǒng)時鐘雙向內(nèi)/外I/O更新時鐘FSK/BPSK/HOLD數(shù)據(jù)輸入差分/單端選擇模擬輸出DAC RSET模擬輸出模擬輸入時鐘輸出ON/OFF鍵控整形GND+VS主復(fù)位8位并行復(fù)載6位地址或串行可編程線串行/并行選擇基準時鐘輸入系統(tǒng)時鐘系統(tǒng)時鐘EXTDCKQINTREADWRITE24834848144848481414171712121212BUSQI系統(tǒng)時鐘比較器圖5.1

7、.1 AD9852的部結(jié)構(gòu)方框圖圖5.1.2 AD9852的引腳封裝形式表5.1.3 AD9852的引腳功能引腳符號功能18D7D08位雙向并行數(shù)據(jù)輸入。僅在并行編程模式中使用9，10，23，24，25，73，74，79，80DVDD數(shù)字電路部分電源電壓。相對AGND和DGND為+3.3V11，12，26，27，28，72，75，76，77，78DGND數(shù)字電路部分接地。與AGND電位一樣13，35，57，58，63NC沒有連接1419A5A0當(dāng)使用并行編程模式時，編程寄存的6位并行地址輸入17A2/ (I/O RESET)串行通信時總線的I/O RESET端。在這種方式下，串行總線的復(fù)位既不

8、影響以前的編程，也不調(diào)用“默認”編程值，高電平激活18A1/SDO在三線式串行通信模式中使用的單向串行數(shù)據(jù)輸入端19A0/SDIO在兩線式串行模式中使用的雙向串行數(shù)據(jù)輸入/輸出端20I/O UD CLK雙向I/O更新CLK。方向在控制寄存器被選擇。如果被選擇作為輸入，上升沿將傳輸I/O端口緩沖區(qū)的容到編程寄存器。如果I/O UD被選作輸出（默認值），在8個系統(tǒng)時鐘周期后，輸出脈沖由低到高，說明部頻率更新已經(jīng)發(fā)生21WRB/SLCK寫并行數(shù)據(jù)到I/O端口的緩沖區(qū)。與SCLK共同起作用。串行時鐘信號與串行編程總線相關(guān)聯(lián)。數(shù)據(jù)在上升沿被裝入。此引腳在并行模式被選時，與WRB共同起作用。模式取決于引腳

9、端70（S/P SELECT）22RDB/CSB從編程寄存器讀取并行數(shù)據(jù)。參與CSB的功能。片選信號與串行編程總線相關(guān)聯(lián)。低電平激活。此引腳在并行模式被選時，與RDB引腳共同起作用29FSK/BPSK/HOLD與編程控制寄存器所選的操作模式有關(guān)的多功能引腳端。如果處于FSK模式，邏輯低選擇F1，邏輯高選擇F2；如果處于BPSK模式，邏輯低選擇相位1，邏輯高選擇相位2；如果處于線性調(diào)頻脈沖模式，邏輯高保證“保持”功能，從而引起頻率累加器在其電流特定區(qū)中斷；為了恢復(fù)或起用線性調(diào)頻脈沖，應(yīng)確定為邏輯低電平30SHAPED KEYING首先需要選擇并編程控制寄存器的功能。一個邏輯高電平將產(chǎn)生編程的零刻

10、度到滿刻度線性上升的余弦DAC輸出，邏輯低電平將產(chǎn)生編程的滿刻度到零刻度線性下降的余弦DAC輸出31，32，37，38，44，50，54，60，65AVDD模擬電路部分電源電壓，相對AGND和DGND為+3.3V33，34，39，40，41，45，46，47，53，59，62，66，67AGND模擬電路部分接地端，電位與DGND一樣36VOUT部高速比較器的非反相輸出引腳。被設(shè)計用來驅(qū)動50負載，與標準的CMOS邏輯電平兼容42VINP部高速比較器的同相輸入端43VINN部高速比較器的反相輸入端48IOUT1余弦DAC的單極性電流輸出49IOUT1B余弦DAC的補償單極性電流輸出51IOUT2

11、B控制DAC的補償單極性電流輸出52IOUT2控制DAC的單極性電流輸出55DACBP兩個DAC共用的旁路電容連接端。連接在此引腳與AVDD之間的一個0.01F的芯片電容，可以改善少許的諧波失真和SFDR56DAC RSET兩個DAC共用的設(shè)置滿刻度輸出電流的連接端。RSET=39.9V/IOUT。通常RSET的圍是8k(5mA)2k（20mA）61PLL FILTER此引腳提供REFCLK倍頻器的PLL環(huán)路濾波器的外部零度補償網(wǎng)絡(luò)的連接。零度補償網(wǎng)絡(luò)由一個1.3k電阻和一個0.01F的電容串聯(lián)組成。網(wǎng)絡(luò)的另一端應(yīng)該連接到AVDD，盡可能地靠近引腳60。為了得到最好的噪聲性能，通過設(shè)置控制寄存

12、器1E中的“旁路PLL”位，而將REFCLK倍頻器旁路64DIFF CLK ENABLE差分REFCLK使能。此引腳為高電平時，差分時鐘輸入，REFCLK和REFCLKB（引腳69端和引腳端68）被使能68REFCLKB互補（相位偏移180）差分時鐘信號。當(dāng)單端時鐘模式被選擇時，用戶應(yīng)該設(shè)置此引腳端電平。信號電平與REFCLK一樣69REFCLK單端（CMOS）邏輯電平必需）基準時鐘輸入或差分時鐘輸入信號之一。在差分基準時鐘模式下，兩路輸入可能是CMOS的邏輯電平，或者有比以400mV（峰峰值）方波或正弦波為中心的區(qū)域加大約1.6V直流的區(qū)域70S/P SELECT在串行編程模式（邏輯低電平）

13、和并行編程模式（邏輯高電平）之間選擇71MASTER RESET初始化串行/并行編程總線，為用戶編程做準備；設(shè)置編程寄存器為“do-nothing”狀態(tài)，在邏輯高電平時起作用。在電源導(dǎo)通狀態(tài)下，MASTER RESET是保證正確操作的基本要素AD9852有五種可編程工作模式。若要選擇一種工作模式，需要對控制寄存器的3位模式控制位進行編程，如表5.1.4所示。表5.1.4 AD9852模式控制位模式位2模式位1模式位0工作模式000單音調(diào)001FSK010斜坡FSK011線性調(diào)頻脈沖100BPSK在每種模式下，有一些功能是不允許的。表5.1.5列出了在每個模式下允許的功能。表5.1.5 AD98

14、52在各模式下允許的功能模式相位調(diào)節(jié)1相位調(diào)節(jié)2單端FSK/BPSK或HOLD單端鍵控整形相位偏移補償或調(diào)制幅度控制或調(diào)制反相正弦濾波器頻率調(diào)諧字1頻率調(diào)諧字2自動頻率掃描單音調(diào)FSK斜坡FSK線性調(diào)頻脈沖BPSK注： 表示該功允許； 表示該功禁止5.1.3 信號發(fā)生器電路結(jié)構(gòu)采用AD9852構(gòu)成的信號發(fā)生器部結(jié)構(gòu)如圖5.1.3所示，由AD9852芯片，控制接口，基準時鐘，濾波電路，電源和輸出接口等部分構(gòu)成。本信號發(fā)生器電路能實現(xiàn)的功能如下：輸出信號頻率圍為0120MHz；輸出信號幅度程控可調(diào)；輸出模擬AM信號；輸出模擬FM信號；輸出ASK調(diào)制信號；輸出FSK調(diào)制信號；輸出PSK調(diào)制信號；輸出

15、掃頻信號；輸出低抖動方波時鐘信號；輸出可變幅度控制信號。DDS芯片AD9852控制接口基準時鐘七階濾波電路電源輸出圖5.1.3 采用AD9852構(gòu)成的信號發(fā)生器部結(jié)構(gòu)由AD9852構(gòu)成的信號發(fā)生器通過控制接口，對AD9852部寄存器進行編程控制，使其工作在不同的模式下，輸出所需的信號。50MHz有源晶振輸出的基準參考時鐘經(jīng)差分接收驅(qū)動芯片MC100LVEL16變換后為AD9852提供穩(wěn)定，低抖動的時鐘信號，用戶也可自行選擇從BNC插座輸入外部的基準時鐘信號。AD9852輸出的信號經(jīng)七階切比雪夫濾波器濾波后輸出，七階切比雪夫濾波器濾波電路如圖5.1.4所示。圖5.1.4 七階切比雪夫濾波電路在本

16、信號發(fā)生器電路中，AD9852的外部基準使用50MHz的高穩(wěn)定度有源晶振，經(jīng)AD9852部6倍頻后得到300MHz的系統(tǒng)時鐘，能產(chǎn)生0Hz120MHz的正弦信號，輸出信號雜散噪聲小。能產(chǎn)生模擬AM、模擬FM、ASK、FSK和PSK等多種信號，頻率穩(wěn)定度10-6，與晶振的穩(wěn)定度一樣。AD9852需要一個高穩(wěn)定度，低抖動的外部時鐘輸入，使用差分接收驅(qū)動芯片MC100LVEL16可以很方便的將有源晶振輸出的單端時鐘信號變成AD9852所需的雙端差分時鐘信號，AD9852外圍電路與外部基準時鐘電路電路如圖5.1.5所示。圖5.1.5 AD9852外圍電路與外部基準時鐘電路AD9852的控制接口有雙向并

17、行和雙向串行兩種控制方式，在并行控制方式下AD9852的I/O線比較多。本模塊采用三片鎖存器74HC573分別對輸入數(shù)據(jù)鎖存實現(xiàn)單向并行控制，為提高驅(qū)動能力使用施密特反相驅(qū)動器74LS14作為驅(qū)動。J1和J2與控制模塊接口，鎖存器IC2，IC3和IC4分別鎖存AD9852部寄存器輸入編程數(shù)據(jù)，部寄存器地址和外部控制端口的狀態(tài)。接口電路如圖5.1.6所示。圖5.1.6 控制接口電路AD9852的工作電壓為3.3V，電源電壓過高或電源極性接反都會損壞AD9852芯片，該信號發(fā)生器所有電路的外接工作電壓全部為3.3V，采用三組獨立的電源供電，分別為控制接口電路的工作電壓VCC，AD9852數(shù)字部分電

18、源DVDD和模擬部分電源AVDD，以減少模塊上各電路之間的干擾。電源濾波電路如圖5.1.7所示。圖5.1.7 電源濾波電路5.1.4 信號發(fā)生器制作步驟1印制電路板制作按印制電路板設(shè)計要求，設(shè)計采用AD9852構(gòu)成的信號發(fā)生器電路的印制電路板圖，一個參考設(shè)計如圖5.1.8所示，選用兩塊13cm8cm雙面環(huán)氧敷銅板。印制電路板制作過程請參考“全國大學(xué)生電子設(shè)計競賽技能訓(xùn)練”一書。（a）頂層印制電路板圖（b）底層印制電路板圖圖5.1.8 AD9852 信號發(fā)生器電路的印制電路板圖2元件焊接（1）印制板裸板檢查 本電路芯片引腳端多，特別是電源引腳端較多，務(wù)必對印制板上各芯片的電源引腳進行檢查，特別是

19、要對AD9852的電源引腳和其I/O引腳進行短路性檢查。（2）元器件檢測和整形 由于本模塊電路的電阻電容全部采用了貼片元件，特別是0805封裝的電容進行檢測相當(dāng)不方便，而且元件表而沒有容量標記，所以要盡可能采用名廠的優(yōu)質(zhì)表貼元件，使用時要防止元件混淆不易辨別。 接插件作為輸入輸出，使用時需要檢查接頭是否氧化，特別是電源接口，工作電流大，需特別注意；信號輸出部分使用的BNC插座也需要注意氧化問題。（3）焊接步驟焊接的原則是從低到高，從小尺寸外形到大尺寸外形，為確保焊接成功，各類元器件的焊接步驟如圖5.1.9所示。貼片元器件焊接方法與要求請參考“全國大學(xué)生電子設(shè)計競賽技能訓(xùn)練”一書有關(guān)章節(jié)。焊接0

20、805封裝的電阻焊接0805封裝的電容焊接輸出濾波電感焊接電源濾波鉭電容，鉭電容的極性一定要正確焊接控制接口電路反相器74HC14和鎖存器74HC573焊接輸入輸出接口與BNC信號輸出插座焊接DDS芯片AD9852焊接差分接收驅(qū)動芯片MC100LVEL16與有源晶振圖5.1.9 元件的焊接順序（4）焊接時應(yīng)注意的問題要特別注意靜電損壞AD9852，焊接時間要把握好，不宜過長。最好能使用低壓電烙鐵或焊臺進行焊接，防止芯片被靜電擊穿。焊接完后仔細檢查引腳有沒有粘連在一起，防止短路而損壞AD9852。由于AD9852芯片功耗較大(最大達3W以上)，因此應(yīng)用時應(yīng)特別注意散熱,避免芯片由于過熱而損壞，在

21、芯片上面緊貼一散熱片，確保芯片在功耗較大的情況下正常工作。3調(diào)試與檢測為保證該電路的正常工作，需要進行硬件和軟件的測試。測試的步驟如下：第一步：在焊接DDS芯片前完成，檢查電路元件焊接正確與好壞。第二步：檢測控制接口部分電路的完整。第三步：用掃頻儀調(diào)整AD9852 DAC輸出濾波電路的頻率特性，使其濾波器的帶寬在0100MHz圍。第四步：焊接AD9852后仔細檢查引腳的是否存在短路和虛焊，并通電檢查，要特別注意芯片是否過熱。第五步：用測試程序測試電路。測試程序流程圖如圖5.1.10所示。初始化端口復(fù)位AD9852寫頻率控制字寫幅度控制字結(jié)束圖5.1.10 AD9852測試程序流程圖4AD985

22、2的使用 （1）部和外部更新時鐘此項功能由一個雙向I/O引腳（引腳端20）和一個可編程32位倒計時計數(shù)器組成。為了將功能編程的變化量從I/O緩沖寄存器傳輸?shù)紻DS核，一個更新時鐘信號必須由外部供給或由部的32位更新時鐘發(fā)生。當(dāng)用戶提供一個外部更新時鐘時，此更新時鐘在部必須與系統(tǒng)時鐘同步，以避免編程信息的傳輸干擾數(shù)據(jù)初始化或保存時間。當(dāng)已更新的編程信息有效時，這個模式為用戶提供了更完善的控制。更新時鐘的默認模式是部的（進入更新時鐘寄存器的位為邏輯高電平）；若轉(zhuǎn)換為外部更新時鐘模式，更新時鐘寄存器控制位必須設(shè)置為邏輯低電平。部更新模式可以產(chǎn)生自動的周期性更新脈沖，起始時間周期由用戶設(shè)置。當(dāng)使用部產(chǎn)

23、生的更新時鐘時，可以通過編程32位更新時鐘寄存器（地址1619hex）和設(shè)置進入更新時鐘（地址1Fhex），用控制寄存器位為邏輯高電平來確定。更新時鐘倒計時計數(shù)器運行于1/2系統(tǒng)時鐘速率（最大為150MHz），并且從一個32位二進制（由用戶編程）開始倒計數(shù)。當(dāng)計數(shù)數(shù)到0時，DDS輸出產(chǎn)生一個自動的I/O更新。更新時鐘在引腳20上有外兩條線路，用戶可以同步進行更新信息的編程，速率為更新時鐘速率。更新脈沖之間的時間周期為：（N+1）系統(tǒng)時鐘周期。式中：N是用戶編程的32位值，N的允許圍為1（2321）。引腳端20上的部已產(chǎn)生的更新脈沖輸出有一個固定的8個系統(tǒng)時鐘周期的高電平時間。編程更新時鐘寄存器

24、值5將引起I/O UD引腳保持高電平。更新時鐘功能停止工作；用戶不能夠使用信號作為數(shù)據(jù)傳輸指令。這是I/O UD作為輸出時，最小高電平脈沖時間的結(jié)果。（2）整形開關(guān)鍵控(Shaped On/Off keying)Shaped On/Off keying示意圖如圖5.1.11所示。這個特性允許用戶控制余弦DAC輸出信號的振幅與時間之比的斜率。整形開關(guān)鍵控突變開關(guān)鍵控刻度滿刻度刻度滿刻度圖5.1.11 整形并關(guān)鍵控功能示意圖此項功能被用于數(shù)位數(shù)據(jù)的“脈沖傳輸”，以減少數(shù)據(jù)的短促的，突變脈沖的，不利的頻譜影響。用戶必須先通過設(shè)置控制寄存器的OSK EN位為邏輯高電平，將數(shù)字式乘法器使能；否則，如果O

25、SK EN位為邏輯低電平，數(shù)字式乘法器負責(zé)振幅控制的部分將被旁路，而且余弦DAC輸出被設(shè)置為滿量程振幅。除設(shè)置OSK EN位之外，第二個控制位OSK INT（也在地址20hex）必須被設(shè)置為邏輯高電平。邏輯高電平選擇線性部控制輸出沿斜坡上升沿斜坡下降功能。OSK INT位的邏輯低電平轉(zhuǎn)換控制用戶可編程的12位寄存器的數(shù)字式乘法器，允許用戶以任何方式進行動態(tài)整形振幅傳輸。標注為12位“輸出整形鍵控”的寄存器的地址為2122hex。最大輸出振幅是電阻RSET的函數(shù)，并且當(dāng)OSK INT使能時是不可編程的。數(shù)字式乘法器部分負責(zé)整形鍵控功能框圖如圖5.1.12所示。圖5.1.12 數(shù)字式乘法器部分負責(zé)

26、整形鍵控功能框圖傳輸時間從0刻度到滿刻度必須被編程。傳輸時間的兩個確定因素是系統(tǒng)時鐘周期（驅(qū)動斜坡速率計數(shù)器）和振幅步長數(shù)量（4096）。例如，確定AD9852的系統(tǒng)時鐘為100MHz（10ns周期）。如果斜坡速率計數(shù)器是以編程為最小計數(shù)值3，它將產(chǎn)生兩個系統(tǒng)時鐘周期（一個上升沿載入倒計時值，另一個上升沿將計數(shù)值從3降為2）。如果倒計數(shù)值3，斜坡速率寄存器將停止，因此，產(chǎn)生一個縮放比例常數(shù)給數(shù)字式乘法器。用戶可以應(yīng)用這個停止條件。8位倒計數(shù)值與輸出脈沖之間的時間周期為：（N +1）系統(tǒng)時鐘周期。式中：N是8位倒計數(shù)值，它將在這些脈沖取值4096，用以將12位正計數(shù)器從0刻度增加到滿刻度。因此，

27、對于10MHz系統(tǒng)時鐘，最小整形鍵控斜坡時間是4096410ns=10.5ms（近似值）。最后，改變引腳30的邏輯狀態(tài)。當(dāng)OSK INT為高電平時，“整形鍵控”將自動執(zhí)行已編程輸出包絡(luò)功能。引腳下30上的邏輯高電平會導(dǎo)致輸出呈線性斜坡上升到滿刻度振幅，而且一直保留到邏輯電平改變?yōu)榈碗娖?，?dǎo)致輸出沿斜坡下降到0刻度。（3）余弦DACDDS的余弦輸出驅(qū)動余弦DAC（最大為300MSPS）。它的最大輸出振幅由引腳端56上DACRSET設(shè)置。DAC輸出電流，其滿刻度最大輸出為20mA；無論如何，一個額定10mA的輸出電流都可提供最好的無失真的動態(tài)圍SFDR（Spurious-Free Dynamic

28、Range）性能。RSET=39。93V/IOUT，這里IOUT單位是A（安培）。DAC最大電壓輸出為0.5+1V。電壓輸出超出這個限制將導(dǎo)致過多的DAC失真和可能永久性損壞。用戶必須選擇一個適當(dāng)?shù)呢撦d阻抗去限制輸出電壓在限制圍擺動。為了得到最好的SFDR，DAC的兩路輸出都應(yīng)該采用一樣的連接，特別是較高輸出頻率對于諧波失真誤差更為重要。余弦DAC領(lǐng)先于一個反向sin（x）/x濾波器。它預(yù)補償DAC輸出振幅相對于頻率的偏差，以達到從DC到Nyquist的均勻的振幅響應(yīng)。通過將DAC PD位設(shè)置為高電平（控制寄存器的地址1D），可以將這個DAC電源判斷。余弦DAC輸出被指定為IOUT1和IOUT

29、1B，分別對應(yīng)引腳端48和引腳端49?？刂艱AC輸出被指定為IOUT2和IOUT2B，分別對應(yīng)引腳52端和引腳51端。（4）控制DAC控制DAC輸出可以為外部線路提供直流控制電平，產(chǎn)生交流信號或使能工作周期，以與最大100MHz的數(shù)據(jù)速率通過串行或并行接口，進入12位控制DAC寄存器（地址26和27hex）。該DAC時鐘為系統(tǒng)時鐘最大為300MSPS，并且有與余弦DAC同樣大的輸出電流容量。AD9852上的單個RSET電阻為兩個DAC設(shè)置滿刻度輸出電流。通過設(shè)置控制DAC POWER-DOWN位為高電平（地址1D hex），控制DAC能夠被單獨地關(guān)斷電源，以達到不需要使用時減少功率消耗，控制D

30、AC輸出被指定為IOUT2和IOUT2B。（5）反向SINC功能此濾波器對余弦DAC的輸入數(shù)據(jù)進行預(yù)補償，這是為了DAC輸出頻譜中固有的sin(x)/x滾降特性。這里允許寬的帶寬信號（例如QPSK）從DAC輸出而沒有像頻率函數(shù)所表現(xiàn)出的明顯變更。SINC功能在減少功率消耗時可以被旁路，尤其是在較高的時鐘速度時。反向SINC在默認時被使用，在控制寄存器20（hex）中的Bypass Inv SINC位為高電平時被旁路。（6）REFCLK倍頻器這是一個可編程的基于PLL的基準時鐘倍頻器。它允許用戶選擇一個420倍圍的任意整數(shù)時鐘倍數(shù)。使用這個功能，用戶可以利用像15MHz一樣小的RFCLK輸入產(chǎn)生

31、一個300MHz的部系統(tǒng)時鐘?？刂萍拇嫫?E hex的五個控制位設(shè)置倍頻器倍數(shù)。REFCLK倍頻器功能可以被旁路允許從外部時鐘源直接對AD9852計時。對于AD9852，系統(tǒng)時鐘可以是REFCLK倍頻器的輸出，也可以是REFCLK的輸入。RECLK可以是單端或差動輸入，這取決于引腳60（DIFF CLK ENABLE）的設(shè)置（低電平式高電平）。（7）I/O操作AD9852支持8位并行I/O操作或串行I/O操作。在任意I/O操作模式下，所有可存取寄存器都能夠?qū)懭牒妥x取。S/P SELECT（引腳70），是用來設(shè)定I/O模式的。使用并行I/O模式的系統(tǒng)必須連接S/P前，并不影響這個器件的原有的運行

32、。信息的傳輸與系統(tǒng)同步，并且以下列兩種方式之一產(chǎn)生：部受控于用戶可編程的速率和外部受控于用戶。I/O操作可以在缺乏REFCLK的情況下發(fā)生，但若沒有REFCLK，則數(shù)據(jù)不能夠從緩沖存取器轉(zhuǎn)移到寄存器群。（8）頻率控制對于計數(shù)容量為2N的相位累加器和具有M個相位取樣點的正弦波波形存儲器,若頻率控制字為K,輸出信號頻率為O,參考時鐘頻率為C，則DDS系統(tǒng)輸出信號的頻率為：輸出信號的頻率分辨率為：由奈奎斯特采樣定理知，DDS 輸出的最大頻率為：fmax=fc/2頻率控制字可由以上公式，推出：K = fo 2N/fc當(dāng)外部參考時鐘頻率為50MHz，輸出頻率需要為1MHz的時候，系統(tǒng)時鐘經(jīng)過6倍頻，使得

33、C變?yōu)?00MHz，這樣就可以利用以上公式計算出DDS的需要設(shè)定的控制頻率字：K = 1106248/300106K = 00 DA 74 0D A7 40控制AD9852產(chǎn)生一固定頻率的正弦信號匯編測試程序如下，控制模塊采用單片機AT89C52作控制核心?？刂颇K輸出的控制信號還需經(jīng)一級反向后連接到AD9852信號發(fā)生模塊，如直接連接，輸出的控制信號需全部在取反。此測試程序未開啟AD9852部的時鐘倍頻器，在50MHz的基準時鐘頻率下輸出正弦信號頻率為166.667KHz。FTW_CLK BIT P1.0 ；高電平有效，選中數(shù)據(jù)鎖存器 ADDR_CLK BIT P1.1 ；高電平有效，選中地

34、址鎖存器 CON_CLK BIT P1.2 ；高電平有效，選中外部控制端驅(qū)動器 MRESET BIT P0.7 ；主復(fù)位端，高電平有效 SPMODE BIT P0.6 ；串并編程模式選擇 0:串行 1:并行 UPDCLK BIT P0.5 ；更新時鐘 WR BIT P0.4 ；寫端口數(shù)據(jù) 上升沿鎖存數(shù)據(jù) RD BIT P0.3 ；讀端口數(shù)據(jù) 高電平有效 F_B_H BIT P0.2 OSK BIT P0.1 ADDRESS DATA 30H ；部寄存器地址寄存器 FTW1 DATA 31H ；頻率字寄存器,最高字節(jié) FTW2 DATA 32H FTW3 DATA 33H FTW4 DATA 3

35、4H FTW5 DATA 35H FTW6 DATA 36H FTW DATA 37H ORG 0000H MOV P0 , #00H CLR FTW_CLK CLR ADDR_CLK SETB MRESET ；初始化串行/并行編程總線 NOP CLR MRESET SETB SPMODE ；設(shè)置為并行編程模式 CLR CON_CLK ；鎖存端口 MOV FTW1 , #00H ；頻率字最高字節(jié) MOV FTW2 , #0DAH MOV FTW3 , #74H MOV FTW4 , #0DH MOV FTW5 , #0A7H MOV FTW6 , #40H；頻率字最低字節(jié) MOV ADDRES

36、S, #04H ；FTW1的地址 LCALL W_ADDRESS MOV FTW , FTW1；頻率字 LCALL W_FTW；寫頻率字 MOV ADDRESS, #05H LCALL W_ADDRESS MOV FTW , FTW2 LCALL W_FTW MOV ADDRESS, #06H LCALL W_ADDRESS MOV FTW , FTW3 LCALL W_FTW MOV ADDRESS, #07H LCALL W_ADDRESS MOV FTW , FTW4 LCALL W_FTW MOV ADDRESS, #08H LCALL W_ADDRESS MOV FTW , FTW5 LCALL W_FTW MOV ADDRESS, #09H LCALL W_ADDRESS MOV FTW , FTW6 LCALL W_FTW ；寫頻率字最低字節(jié) MOV ADDRESS, #21H ；幅度字高字節(jié)地址 LCALL W_ADDRESS MOV FTW , #0FFH ；幅度字高字節(jié) LCALL W_FTW MOV ADDRESS, #22H