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文檔簡介

1、 Transistor Sizing for Fixed Throughput I W/L CMIN Cg = W/L CMIN CMIN = Minimum sized gate (W/L=1 CP = Cwiring + CDF W /L after sizing = CP / (K CMIN 10 NORMALIZED ENERGY HIGH PERFORMANCE W/L >> C P / (K CMIN 7 5 4 3 2 1.5 1.0 0.7 0.5 1 3 W/L =0 = 0.5 =1 adder = 1.5 =2 10 © Prentice Hall

2、1995 LOW POWER W/L = 2 CP / (K CMIN (if CP K CMIN ELSE W/L = 1 Digital Integrated Circuits Low Power Design Reducing Effective Capacitance Global bus architecture Local bus architecture Shared Resources incur Switching Overhead Digital Integrated Circuits Low Power Design © Prentice Hall 1995 Summary Power Dissipation is becoming Prime Design Constraint Low Power Design requires Optimization at all Levels Sources of Power Dissipation are well characterized Low Power Design requires operation at lowest possible voltage and clock speed Digital Integrated Circuit

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