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文檔簡介

1、1. 系統(tǒng)電路架構(gòu)2. 練習(xí)使用試驗(yàn)箱3. VHDL語言入門EDA軟件開發(fā)平臺(tái)161Quartus II1. 設(shè)計(jì)一個(gè)四位的全加器falladder考慮到低位過來的進(jìn)位（半加器halfadder不需要考慮低位的進(jìn)位）半加器：S=AB C=AB（半加器的真值表）輸入輸出被加數(shù)A加數(shù)B和數(shù)S進(jìn)位數(shù)C0000011010101101（半加器的電路）見下圖全加器：S=ABCI C=AB+BC+AC（全加器的真值表） 輸入輸出AiBiCi-1SiCi0000000110010100110110010101011100111111（全加器的電路）見下圖注意工程文件名不能以數(shù)字開頭且不能以下劃線結(jié)尾將底層文

2、件生成為頂層文件將半加器創(chuàng)造為符號(hào)圖元由此可以添加所設(shè)置的符合元作為庫文件添置原件(半加器作為獨(dú)立元件在Device Design Files 里添加)此時(shí)半加器可以作為獨(dú)立的原件作為下一層的電路設(shè)計(jì)的獨(dú)立元。將一位全加器設(shè)置為單元，為下面的四位全加器做準(zhǔn)備調(diào)用四個(gè)一位全加器，作為四位全加器的原件來設(shè)計(jì)四位全加器完成四位全加器的制作也可將輸入輸出端口改為總線形式：輸入端口a3.0、b3.0 相對(duì)應(yīng)的節(jié)點(diǎn)分別為a0 a1 a2 a3;輸出端口sum3.0 sum0 sum1 sum2 sum3;連接好電路圖，現(xiàn)在開始進(jìn)行仿真首先將四位全加器置頂進(jìn)行仿真總結(jié)：Project：add4bit.qpf半加器halfadder.bdfà全加器fallfadder.bdfà四位全加器add4

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