組合可編程邏輯器件

1、4.5 組合可編程邏輯器件組合可編程邏輯器件 可編程邏輯器件（可編程邏輯器件（PLD）是一種可以由用戶）是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類器件具有邏輯定義和設(shè)置邏輯功能的器件。該類器件具有邏輯功能實現(xiàn)靈活，集成度高，處理速度快和可靠性功能實現(xiàn)靈活，集成度高，處理速度快和可靠性高等特點。高等特點。數(shù)字集成電路數(shù)字集成電路 通用型集成電路通用型集成電路 專用型集成電路專用型集成電路 一、一、PLD的結(jié)構(gòu)、表示方法及分類的結(jié)構(gòu)、表示方法及分類與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項PLD主體主體輸入輸入電路電路輸入信號輸入信號互補互補輸入輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反

2、饋輸入信號反饋輸入信號 可由或陣列直接輸出，構(gòu)成組合輸出；可由或陣列直接輸出，構(gòu)成組合輸出； 通過寄存器輸出，構(gòu)成時序方式輸出通過寄存器輸出，構(gòu)成時序方式輸出。1.PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)輸 出 或門陣列 與門陣列 輸 入 B A Y Z (b) 與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項互補互補輸入輸入(a)2. PLD的的邏輯符號表示方法邏輯符號表示方法(1)(1) 連接的方式連接的方式 硬線連接單元硬線連接單元 被編程接通單元被編程接通單元 被編程擦除單元被編程擦除單元 (2)(2)基本門電路的表示方式基本門電路的表示方式L=A+B+C+ DDA BCF1=ABC與門與門或門

3、或門A B C DF1 AB C& L AB C1L DF1=A+B+C+D L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三態(tài)輸出緩沖器三態(tài)輸出緩沖器輸出恒等于輸出恒等于0 0的與門的與門輸出為輸出為1 1的與門的與門 A A A 輸入緩沖器輸入緩沖器(3) (3) 編程連接技術(shù)編程連接技術(shù) A L B C D L VCC A B C D 熔絲熔絲 PLD表示的與門表示的與門熔絲工藝的與門原理圖熔絲工藝的與門原理圖VCC+(5V) R 3kW L D1 D2 D3 A B C 高電平高電平A、B、C有一端輸入低電平有一端輸入低電平0VA

4、、B、C三個端輸入高電平三個端輸入高電平+5V5V0V5V低電平低電平 L VCC A B C D 5V5V5VL=ABC L T1 T2 T3 T4 A B C D VCC 連接連接連接連接連接連接斷開斷開A、B、C 中有一個為中有一個為0A、B、C 都為都為1輸出為輸出為0；輸出為輸出為1。L=AC斷開斷開連接連接連接連接斷開斷開L=ABCXX器件的開關(guān)狀態(tài)不同器件的開關(guān)狀態(tài)不同, 電路實現(xiàn)邏輯函數(shù)也就不同。電路實現(xiàn)邏輯函數(shù)也就不同。1 0 00 0 0(4) (4) 浮浮柵柵MOS管開關(guān)管開關(guān)用不同的浮柵用不同的浮柵MOS管連接的管連接的PLD，編程信息的擦除方法，編程信息的擦除方法也不

5、同。也不同。SIMOS管連接的管連接的PLD，采用紫外光照射擦除；，采用紫外光照射擦除；Flotox MOS管和快閃疊柵管和快閃疊柵MOS管，采用電擦除方法。管，采用電擦除方法。浮浮柵柵MOS管管疊柵注入疊柵注入MOS(SIMOS)管管浮柵隧道氧化層浮柵隧道氧化層MOS(Flotox MOS)管管快閃快閃(Flash)疊柵疊柵MOS管管 當(dāng)浮柵上帶有負電荷時，使得當(dāng)浮柵上帶有負電荷時，使得MOS管的開啟電壓變高，如管的開啟電壓變高，如果給控制柵加上果給控制柵加上VT1控制電壓，控制電壓，MOS管仍處于截止?fàn)顟B(tài)。管仍處于截止?fàn)顟B(tài)。若要擦除，可用若要擦除，可用紫外線或紫外線或X射線，距管子射線，距

6、管子2厘米處照射厘米處照射15-20分鐘。分鐘。 當(dāng)浮柵上沒有電荷時，給控制柵加上大于當(dāng)浮柵上沒有電荷時，給控制柵加上大于VT1的控制電壓的控制電壓 ，MOS管導(dǎo)通。管導(dǎo)通。(a )疊柵注入疊柵注入MOS(SIMOS)管管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮柵無電子 O 編程前 iD VT1 VT2 vGS 浮柵無電子 浮柵有電子 O 編程前 編程后 5V5VGND5V5VGND導(dǎo)通導(dǎo)通截止截止 L T1 T2 T3 T4 A B C D VCC L=BC連接連接連接連接斷開斷開斷開斷開連接連接連接連接斷開斷開斷開斷開1 1 1 1浮柵延長區(qū)與漏區(qū)浮柵延長區(qū)與漏

7、區(qū)N+之間的之間的交疊處有一個厚度約為交疊處有一個厚度約為80A (埃埃)的薄絕緣層的薄絕緣層隧道區(qū)。隧道區(qū)。當(dāng)隧道區(qū)的電場強度大到一當(dāng)隧道區(qū)的電場強度大到一定程度，使漏區(qū)與浮柵間出定程度，使漏區(qū)與浮柵間出現(xiàn)導(dǎo)電隧道，形成電流將浮現(xiàn)導(dǎo)電隧道，形成電流將浮柵電荷泄放掉。柵電荷泄放掉。隧道隧道MOS管管是用電擦除的，是用電擦除的，擦除速度快。擦除速度快。 N+ N+ 隧隧道道 P P型型襯襯底底 源源極極s s 控控制制柵柵g gc c 漏漏極極d d 浮浮柵柵d s gc gf (b)浮柵隧道氧化層浮柵隧道氧化層( MOSFlotox MOS)管管 結(jié)構(gòu)特點結(jié)構(gòu)特點: : 1.閃速存儲器存儲單元

8、閃速存儲器存儲單元MOS管的源極管的源極N+區(qū)大于漏極區(qū)大于漏極N+區(qū)，而區(qū)，而SIMOS管的源極管的源極N+區(qū)和漏極區(qū)和漏極N+區(qū)是對稱的；區(qū)是對稱的； 2. 浮柵到浮柵到P型襯底間的氧化型襯底間的氧化絕緣層比絕緣層比SIMOS管的更薄。管的更薄。（c )快閃快閃疊柵疊柵MOS管開關(guān)管開關(guān) （Flash Memory) （自學(xué)）（自學(xué)）特點：結(jié)構(gòu)簡單、集成度高、特點：結(jié)構(gòu)簡單、集成度高、編程可靠、擦除快捷。編程可靠、擦除快捷。 N+ N+ P P 型襯底型襯底 源極源極s s 控制柵控制柵 g gc c 漏極漏極d d 浮柵浮柵d s gc gf 3.PLD的分類的分類PROMPLAPALG

9、AL低密度可編程邏輯器件低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件高密度可編程邏輯器件（HDPLD）可編程邏輯器件可編程邏輯器件（PLD）按集成密度劃分為按集成密度劃分為按結(jié)構(gòu)特點劃分按結(jié)構(gòu)特點劃分n簡單簡單PLD (PAL，GAL)n復(fù)雜的可編程器件復(fù)雜的可編程器件(CPLD) n現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA)PLD中的三種與、或陣列中的三種與、或陣列 與與陣陣列列 B A L1 L0 可可編編程程 或或陣陣列列 固固定定 與陣列、或陣列與陣列、或陣列均可編程均可編程(PLA)與陣列固定，或陣與陣列固定，或陣列可編程列可編程(PROM)與陣列

10、可編程，或與陣列可編程，或陣列固定陣列固定(PAL和和GAL等等) 與陣列與陣列 B A L1 L0 可編程可編程 或陣列或陣列 可編程可編程 與與陣陣列列 B A L1 L0 或或陣陣列列 可可編編程程 固固定定 按按PLD中的與、或陣列是否編程分中的與、或陣列是否編程分4.5.2 組合邏輯電路的組合邏輯電路的 PLD 實現(xiàn)實現(xiàn) 例例1 1 由由PAL構(gòu)成的邏輯電路如圖所構(gòu)成的邏輯電路如圖所示，試寫出該電路的邏輯表達式，示，試寫出該電路的邏輯表達式，并確定其邏輯功能并確定其邏輯功能。寫出該電路的邏輯表達式：寫出該電路的邏輯表達式： Bn An Sn Cn+1 Cn nnnnnnnnnnnnn

11、nnnnnnnCBCABACCBACBACBACBAS1AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCn Bn An Sn Cn+1 Cn AnBnCn試寫出該電路的邏輯表達式。試寫出該電路的邏輯表達式。 A L0 L1 L2 L3 B C D 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 DCBADCL 0DCBDCBL 2BDACBALL 03BCADBADCBL 16.7 時序可編程通用陣列邏輯器件時序可編程通用陣列邏輯器件( (GAL)2.輸出結(jié)構(gòu)類型太多，給設(shè)計和使用帶

12、來不便。輸出結(jié)構(gòu)類型太多，給設(shè)計和使用帶來不便。1.由于采用的是雙極型熔絲工藝，一旦編程后不能修改；由于采用的是雙極型熔絲工藝，一旦編程后不能修改； PAL的不足：的不足：2.輸出端設(shè)置了可編程的輸出邏輯宏單元（輸出端設(shè)置了可編程的輸出邏輯宏單元（OLMC）通過編）通過編程可將程可將OLMC設(shè)置成不同的工作狀態(tài)，即一片設(shè)置成不同的工作狀態(tài)，即一片GAL便可實現(xiàn)便可實現(xiàn)PAL 的的5種輸出工作模式。器件的通用性強；種輸出工作模式。器件的通用性強； GAL的優(yōu)點：的優(yōu)點：1.采用電可擦除的采用電可擦除的E2CMOS工藝可以多次編程；工藝可以多次編程；3.GAL工作速度快，功耗小工作速度快，功耗小一

13、、時序可編程邏輯器件中的宏單元一、時序可編程邏輯器件中的宏單元 D Q Q 輸輸出出 C OE CLK 輸輸入入 1. 通用陣列邏輯（通用陣列邏輯（GAL）在在PLA和和PAL基礎(chǔ)上發(fā)展起來的增強型器件。電路設(shè)計者可根據(jù)基礎(chǔ)上發(fā)展起來的增強型器件。電路設(shè)計者可根據(jù)需要編程，對宏單元的內(nèi)部電路進行不同模式的組合，從而使輸需要編程，對宏單元的內(nèi)部電路進行不同模式的組合，從而使輸出功能具有一定的靈活性和通用性。出功能具有一定的靈活性和通用性。二、時序可編程邏輯器件的主要類型二、時序可編程邏輯器件的主要類型2. 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLD）集成了多個邏輯單元塊，每個邏輯塊就相當(dāng)于

14、一個集成了多個邏輯單元塊，每個邏輯塊就相當(dāng)于一個GAL器件。器件。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，實現(xiàn)這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源，實現(xiàn)它們之間的信息交換，也可以與周圍的它們之間的信息交換，也可以與周圍的I/O模塊相連，實現(xiàn)與芯片模塊相連，實現(xiàn)與芯片外部交換信息。外部交換信息。3. 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其復(fù)雜的邏橫交錯的分布式可編程互聯(lián)線連接起來，可構(gòu)成極其復(fù)雜的邏輯電路。它更適合

15、于實現(xiàn)多級邏輯功能，并且具有更高的集成輯電路。它更適合于實現(xiàn)多級邏輯功能，并且具有更高的集成密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操作系統(tǒng)配套。這樣密度和應(yīng)用靈活性在軟件上，亦有相應(yīng)的操作系統(tǒng)配套。這樣，可使整個數(shù)字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個芯片上運，可使整個數(shù)字系統(tǒng)（包括軟、硬件系統(tǒng)）都在單個芯片上運行，即所謂的行，即所謂的SOC技術(shù)。技術(shù)。 GAL的電路結(jié)構(gòu)與的電路結(jié)構(gòu)與PAL類似，由可編程的與邏輯陣列、類似，由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成，但固定的或邏輯陣列和輸出電路組成，但GAL的輸出端增設(shè)了的輸出端增設(shè)了可編程的的輸出邏輯宏單元（可編程的的輸出邏輯宏單元（O

16、LMC）。通過編程可將）。通過編程可將OLMC設(shè)置為不同的工作狀態(tài)，可實現(xiàn)設(shè)置為不同的工作狀態(tài)，可實現(xiàn)PAL的所有輸出結(jié)構(gòu)，的所有輸出結(jié)構(gòu)，產(chǎn)生組合、時序邏輯電路輸出。產(chǎn)生組合、時序邏輯電路輸出。三、通用陣列邏輯三、通用陣列邏輯GAL可編程與陣列可編程與陣列（32X64位）位）GAL舉例舉例GAL16V8的電路結(jié)構(gòu)圖的電路結(jié)構(gòu)圖8個個輸輸入入緩緩沖沖器器298個反饋個反饋/輸入輸入緩沖器緩沖器8個三態(tài)個三態(tài)輸出緩沖輸出緩沖器器12198個輸出邏輯宏單個輸出邏輯宏單元元OLMC輸出使能緩輸出使能緩沖器沖器數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸出邏輯宏單元輸出邏輯宏單元OLMC乘積項數(shù)據(jù)選乘積項數(shù)據(jù)選擇器擇器(2

17、(2選選1)1)輸出數(shù)據(jù)選擇輸出數(shù)據(jù)選擇器器(2(2選選1)1)三態(tài)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器(4(4選選1)1)反饋數(shù)據(jù)選擇反饋數(shù)據(jù)選擇器器(4(4選選1)1)4 4個數(shù)據(jù)選擇器：用不同的控制字實現(xiàn)不同的輸出電路結(jié)構(gòu)形式個數(shù)據(jù)選擇器：用不同的控制字實現(xiàn)不同的輸出電路結(jié)構(gòu)形式乘積項數(shù)據(jù)選擇器：乘積項數(shù)據(jù)選擇器：根據(jù)根據(jù)AC0和和AC1(n)決定與邏輯陣列的第一乘決定與邏輯陣列的第一乘積項是否作為或門的一個輸入端。只有在積項是否作為或門的一個輸入端。只有在G1的輸出為的輸出為1時，第一時，第一乘積項是或門的一個輸入端。乘積項是或門的一個輸入端。乘積項數(shù)據(jù)選擇器乘積項數(shù)據(jù)選擇器( (2選選1)OMU

18、X：根據(jù)：根據(jù)AC0和和AC1(n)決定決定OLMC是組合輸出還是寄存器是組合輸出還是寄存器輸出模式輸出模式輸出數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器(2選選1)OMUX三態(tài)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器(4(4選選1)1) 三態(tài)數(shù)據(jù)選擇器受三態(tài)數(shù)據(jù)選擇器受AC0和和AC1(n)的控制，用于選擇的控制，用于選擇輸出三態(tài)緩沖器的選通信輸出三態(tài)緩沖器的選通信號?？煞謩e選擇號?？煞謩e選擇VCC、地、地、OE和第一乘積項。和第一乘積項。工作AC0 AC1(n)TX（輸出）（輸出）0 1地電平地電平0 0VCC1 0OE1 1第一乘積項第一乘積項工作工作高阻高阻OE=1，工作，工作OE=0，高阻，高阻1，工作，工作0，高阻，高阻三態(tài)緩沖器三態(tài)緩沖器的工作狀態(tài)的工作狀態(tài)FMUX：根據(jù)根據(jù)AC0和和AC1(n)的不同編碼，使反向傳輸?shù)碾娦盘栆矊?yīng)不同的不同編碼，使反向傳輸?shù)碾娦盘栆矊?yīng)不同。反饋數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器(4選選1)OMUX功功 能能組合組合SYNAC0 AC1(n)XOR(n)輸出相位輸出相位備備 注注專用輸入專用輸入101 1，11腳為數(shù)據(jù)輸入端，輸腳