西電電院EDA實(shí)驗(yàn)報(bào)告

1、EDA實(shí)驗(yàn)報(bào)告老師：楊明磊姓名：同作者： 學(xué)號(hào)： 學(xué)院：電子工程學(xué)院實(shí)驗(yàn)一：QUARTUS II軟件使用及組合電路設(shè)計(jì)仿真一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)QUARTUS II軟件的使用，掌握軟件工程的建立、VHDL源文件的設(shè)計(jì)和波形仿真等基本內(nèi)容；二、實(shí)驗(yàn)內(nèi)容：1. 四選一多路選擇器的設(shè)計(jì) 首先利用Quartus完成4選1多路選擇器的文本編輯輸入(mux41a.vhd)和仿真測(cè)試等步驟，給出仿真波形。1. 、功能及原理 原理：數(shù)據(jù)選擇器又稱為多路轉(zhuǎn)換器或多路開關(guān)，它是數(shù)字系統(tǒng)中常用 的一種典型電路。其主要功能是從多路數(shù)據(jù)中選擇其中一路信號(hào)發(fā)送出去。所以它是一個(gè)多輸入、單輸出的組合邏輯電路。 功能：當(dāng)選擇控制

2、端s10=00時(shí)，輸出；s10=01時(shí)，輸出；s10=10時(shí)，輸出；s10=11時(shí)，輸出。2. 、邏輯器件符號(hào) 3. 、VHDL語(yǔ)言4. 、波形仿真5. 、仿真分析 由波形可知：當(dāng)s10=00時(shí)，y的波形與a相同； 當(dāng)s10=01時(shí)，y的波形與b相同； 當(dāng)s10=10時(shí)，y的波形與c相同； 當(dāng)s10=11時(shí)，y的波形與d相同； 與所要實(shí)現(xiàn)的功能相符，源程序正確。2. 七段譯碼器程序設(shè)計(jì)仿真1. 、功能及原理 7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是2進(jìn)制的，所以輸出表達(dá)都是16進(jìn)制的，為了滿足16進(jìn)制數(shù)的

3、譯碼顯示，最方便的方法就是利用VHDL譯碼程序在FPGA或CPLD中實(shí)現(xiàn)。實(shí)驗(yàn)中的數(shù)碼管為共陽(yáng)極，接有低電平的段發(fā)亮。例如當(dāng)LED7S輸出為 "0010010" 時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1、0、0、1、0，于是數(shù)碼管顯示“5”。 2. 、邏輯器件符號(hào)3. 、VHDL語(yǔ)言4. 、波形仿真5. 、仿真分析 由仿真波形可以直觀看到，當(dāng)A=“0000”時(shí)，led7s=1000000，數(shù)碼管顯示為0；A=“0001”時(shí)，led7s=1111001，數(shù)碼管顯示為1；.依此可驗(yàn)證波形仿真結(jié)果完全符合預(yù)期，源程序正確。3. 實(shí)驗(yàn)心得 在第一次上機(jī)實(shí)驗(yàn)中，

4、我們通過(guò)對(duì)EDA設(shè)計(jì)軟件Quartus使用，初步學(xué)會(huì)了它的使用方法。在實(shí)驗(yàn)中我們編寫程序，編譯，進(jìn)行時(shí)序仿真以驗(yàn)證程序?qū)﹀e(cuò)等。在完成VHDL的編輯以后，進(jìn)行編譯，結(jié)果出現(xiàn)了很多錯(cuò)誤，在細(xì)心的檢查之下，最終將VHDL描述修改成功并且通過(guò)了編譯，在編譯過(guò)程中我了解到很多在書本上沒有理解的知識(shí)?？偟膩?lái)說(shuō)，通過(guò)上機(jī)實(shí)驗(yàn)，我激發(fā)了對(duì)EDA學(xué)習(xí)的興趣，也對(duì)這門課程有了更深的理解，對(duì)EDA設(shè)計(jì)軟件Quarter 的使用也更加熟練。實(shí)驗(yàn)二 計(jì)數(shù)器設(shè)計(jì)與顯示一、實(shí)驗(yàn)?zāi)康模?）、熟悉利用QUARTUS II中的原理圖輸入法設(shè)計(jì)組合電路，掌握層次化設(shè)計(jì)的方法;（2）、學(xué)習(xí)計(jì)數(shù)器設(shè)計(jì)、多層次設(shè)計(jì)方法和總線數(shù)

5、據(jù)輸入方式的仿真，并進(jìn)行電路板下載演示驗(yàn)證。二、實(shí)驗(yàn)內(nèi)容1、完成計(jì)數(shù)器設(shè)計(jì)（4位二進(jìn)制加減可控計(jì)數(shù)器）（1）、功能及原理 含有異步清零和計(jì)數(shù)使能的4位二進(jìn)制加減可控計(jì)數(shù)器： 清零端reset：低電平有效，異步清零，即reset=0時(shí)，無(wú)論時(shí)鐘處于什么狀態(tài)，輸出立即置零。 使能端enable：高電平有效，即enable=1時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；enable=0時(shí)，計(jì)數(shù)器停止計(jì)數(shù)。 加減控制端updown：當(dāng)updown=0時(shí)，為減法計(jì)數(shù)器；當(dāng)updown=1時(shí)，為加法計(jì)數(shù)器。2. 、邏輯器件符號(hào)3. 、VHDL語(yǔ)言4. 、波形仿真updown=1時(shí)，為加法計(jì)數(shù)：updown=0時(shí)，為減法計(jì)數(shù)：5.

6、 、仿真分析 由以上兩個(gè)波形很容易看出，enable=1時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；reset=0時(shí)，計(jì)數(shù)器置零；updown=0時(shí)，減法計(jì)數(shù)；updown=1時(shí)，加法計(jì)數(shù)；co為進(jìn)位端。符合設(shè)計(jì)初衷。2、50M分頻器的設(shè)計(jì)（1）、功能及原理 50M分頻器的作用主要是控制后面的數(shù)碼管顯示的快慢。即一個(gè)模為50M的計(jì)數(shù)器，由時(shí)鐘控制，分頻器的基本原理與上述計(jì)數(shù)器基本相同。分頻器的進(jìn)位端co用來(lái)控制加減計(jì)數(shù)器的時(shí)鐘，將兩個(gè)器件連接起來(lái)。（2）、邏輯器件符號(hào)（3）、VHDL語(yǔ)言 (4)、波形仿真 (5)、仿真分析 由波形仿真可以看出，enable=1時(shí)，由0開始計(jì)數(shù)，由于計(jì)數(shù)器模值較大，故只顯示了一部分波形

7、，計(jì)數(shù)范圍由0到50M。3、七段譯碼器程序設(shè)計(jì) 在實(shí)驗(yàn)一中已給出具體程序及仿真結(jié)果，不再贅述。4、計(jì)數(shù)器顯示譯碼設(shè)計(jì)與下載 以前面設(shè)計(jì)的七段譯碼器decl7s和計(jì)數(shù)器為底層元件，完成“計(jì)數(shù)器顯示譯碼”的頂層文件設(shè)計(jì)。計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖如下：原理圖連接好之后就可以進(jìn)行引腳的鎖定，然后將整個(gè)程序下載到已經(jīng)安裝好的電路板上，即可進(jìn)行仿真演示。3. 實(shí)驗(yàn)心得 實(shí)驗(yàn)三：大作業(yè)設(shè)計(jì)（循環(huán)彩燈）一、實(shí)驗(yàn)?zāi)康模壕C合應(yīng)用數(shù)字電路的各種設(shè)計(jì)方法，完成一個(gè)較為復(fù)雜的電路設(shè)計(jì)；2. 設(shè)計(jì)目標(biāo) 設(shè)計(jì)一個(gè)循環(huán)彩燈控制器，該控制器可控制10個(gè)發(fā)光二極管循環(huán)點(diǎn)亮、間隔點(diǎn)亮或者閃爍等花型。要求至少設(shè)計(jì)三種以

8、上花型，用按鍵控制花型之間的轉(zhuǎn)換，并用數(shù)碼管顯示當(dāng)前花型。三.實(shí)驗(yàn)分工陳碩負(fù)責(zé)代碼搜查與編寫，王卓負(fù)責(zé)電路連接與引腳編寫四.設(shè)計(jì)流程 1、分頻器的設(shè)計(jì) 所用50M分頻器在實(shí)驗(yàn)二中已有具體說(shuō)明，不再贅述。2. 彩燈控制器的設(shè)計(jì)1. 、功能及原理 清零端reset：高電平有效，異步清零。即當(dāng)reset=1時(shí)，燈全滅。 使能端enable：enable=1時(shí)，彩燈工作。 花樣控制端s10：s10取不同的值來(lái)控制花樣的轉(zhuǎn)換。 led10s：控制10個(gè)led燈的亮滅。（2）、邏輯器件符號(hào)（3）、VHDL語(yǔ)言3. 七段譯碼器設(shè)計(jì) （1）、功能原理 原理在實(shí)驗(yàn)一中已詳細(xì)說(shuō)明，功能是顯示花樣序號(hào)。 （2）、V

9、HDL語(yǔ)言 4. 頂層文件原理圖如下：5. 仿真波形第一種波形：（從左到右依次點(diǎn)亮，再?gòu)挠业阶笠来吸c(diǎn)亮）第二種波形：（從左到右依次兩兩點(diǎn)亮，再?gòu)挠业阶笠来蝺蓛牲c(diǎn)亮）第三種波形：（從內(nèi)到外順次展開點(diǎn)亮）第四種波形：（閃爍點(diǎn)亮）6. 仿真分析 由波形仿真結(jié)果可知，源程序正確。5. 實(shí)驗(yàn)心得 這次實(shí)驗(yàn)在參考資料的基礎(chǔ)上，加以修改，使程序滿足設(shè)計(jì)要求。因?yàn)楸敬螌?shí)驗(yàn)完全靠獨(dú)立完成，在設(shè)計(jì)過(guò)程中出現(xiàn)了很多問題，編譯和波形仿真的過(guò)程中都不順利，在和同學(xué)交流探討的過(guò)程中，一一將這些問題解決，最終成功設(shè)計(jì)出了四種花型。通過(guò)這次實(shí)驗(yàn)，我真正體會(huì)到了EDA這門課的樂趣，提高了自身的能力。課后習(xí)題Input outp

10、utenableEx1: 三態(tài)緩沖器:2選1多路選擇器: selIn0In1outputEx2: ENTITY mux4 IS PORT（A，B，C，D：INBit； S：INBit_Vector（3 DOWNTO 0）； Y：OUTBit）；END mux4；ARCHITECTURE behav1 OF mux4 ISBEGIN mux4_p1：PROCESS（A，B，C，D，S） BEGINIF S = 1110 THEN Y <= A； ELSIF S = 1101 THEN Y <= B； ELSIF S = 1011 THEN Y <= C；ELSE S = &qu

11、ot;0111" THEN Y <= D；ELSE Y <= '1'；END IF；END PROCESS mux4_p1；END behav1；ARCHITECTURE behav2 OF mux4 ISBEGIN Y <= A WHEN S = 1110 ELSE B WHEN S = 1101 ELSE C WHEN S = 1011 ELSE D WHEN S = "0111" ELSE '1'；END behav2；ARCHITECTURE behav3 OF mux4 ISBEGIN mux4_p2：P

12、ROCESS（A，B，C，D，S） BEGINCASE S IS WHEN 1110 => Y <= A； WHEN 1101 => Y <= B； WHEN 1011 => Y <= C； WHEN "0111" => Y <= D； WHEN OTHERS => Y <= "1"； END CASE； END PROCESS mux4_p2；END behav3；Ex3: library ieee;use ieee.std_logic_1164.all;entity muxk is port

13、 ( a1,a2,a3:in std_logic; -待選擇變量 temp:buffer std_logic; -中間信號(hào) s1,s0:in std_logic; -控制端 output:out std_logic); -輸出結(jié)果end muxk;architecture pr1 of muxk is beginprocess(a2,a3,s0) -process1 begincase s0 is -使用case語(yǔ)句when '0'=> temp<=a2;when '1'=> temp<=a3;end case;end process;p

14、rocess(a1,temp,s1) -process2begincase s1 iswhen '0'=> output<=a1;when '1'=> output<=temp;end case;end process;end pr1; Ex4: LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -輸入選擇信號(hào)     CLK0:IN STD_LOGIC; -輸入信號(hào)  &#

15、160;  OUT1:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01:    PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02:    PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END

16、 PROCESS;Ex5: library ieee;use ieee.std_logic_1164.all;entity h_sub isport(x,y:in std_logic; diff,s_out:out std_logic);end h_sub;architecture one of h_sub isbegindiff<=x xor y;s_out<=(not x) and y;end one;library ieee;use ieee.std_logic_1164.all;entity or_2 isport(a,b:in std_logic; q:out std_l

17、ogic);end or_2;architecture one of or_2 isbeginq<=a or b;end one;library ieee;use ieee.std_logic_1164.all;entity f_sub isport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end f_sub;architecture one of f_sub iscomponent h_subport(x,y:in std_logic; diff,s_out:out std_logic);end component;comp

18、onent or_2 port(a,b:in std_logic; q:out std_logic);end component;signal e,f,g:std_logic;beginh_suber1:h_sub port map(x=>x,y=>y,diff=>e,s_out=>f);h_suber2:h_sub port map(x=>e,y=>sub_in,diff=>diff,s_out=>g);or21:or_2 port map(a=>g,b=>f,q=>s_out);end one;library ieee;us

19、e ieee.std_logic_1164.all;entity f_sub8 isport(x,y:in std_logic_vector(7 downto 0); sub_in:in std_logic; diff:out std_logic_vector(7 downto 0); s_out:out std_logic);end f_sub8;architecture one of f_sub8 iscomponent f_subport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end component;signal e:s

20、td_logic_vector(6 downto 0);beginh_suber1:f_sub port map(x=>x(0),y=>y(0),sub_in=>sub_in,diff=>diff(0),s_out=>e(0);h_suber2:f_sub port map(x=>x(1),y=>y(1),sub_in=>e(0),diff=>diff(1),s_out=>e(1);h_suber3:f_sub port map(x=>x(2),y=>y(2),sub_in=>e(1),diff=>diff(2

21、),s_out=>e(2);h_suber4:f_sub port map(x=>x(3),y=>y(3),sub_in=>e(2),diff=>diff(3),s_out=>e(3);h_suber5:f_sub port map(x=>x(4),y=>y(4),sub_in=>e(3),diff=>diff(4),s_out=>e(4);h_suber6:f_sub port map(x=>x(5),y=>y(5),sub_in=>e(4),diff=>diff(5),s_out=>e(5);h

22、_suber7:f_sub port map(x=>x(6),y=>y(6),sub_in=>e(5),diff=>diff(6),s_out=>e(6);h_suber8:f_sub port map(x=>x(7),y=>y(7),sub_in=>e(6),diff=>diff(7),s_out=>s_out);end one;library ieee;use ieee.std_logic_1164.all;entity f_sub81 isport(x,y:in std_logic_vector(7 downto 0); sub

23、_in:in std_logic; diff:out std_logic_vector(7 downto 0); s_out:out std_logic);end f_sub81;architecture one of f_sub81 iscomponent f_subport(x,y,sub_in:in std_logic; diff,s_out:out std_logic);end component;signal e:std_logic_vector(8 downto 0);begine(0)<=sub_in;s_out<=e(8);q1:for i in 0 to 7 ge

24、nerateh_suber1:f_sub port map(x=>x(i),y=>y(i),sub_in=>e(i),diff=>diff(i),s_out=>e(i+1);end generate q1;end one;Ex6: 設(shè)計(jì)框圖為：EN，CLC,CLK開始CLC=0 NCLKEVENTCLK=1Q1<=Q1-1EN=1 Q1<=(OTHERS=>'0') NQ1<=Q1+1 YQ<=Q1（1）程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.AL

25、L; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END cnt16; ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN  PROCESS(EN,RST,UPD)  BEGIN   IF RST='1'  THEN