基于FPGA的GMSK調(diào)制之高斯濾波器設(shè)計(jì)_第1頁(yè)
基于FPGA的GMSK調(diào)制之高斯濾波器設(shè)計(jì)_第2頁(yè)
基于FPGA的GMSK調(diào)制之高斯濾波器設(shè)計(jì)_第3頁(yè)
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1、基于FPGA的GMSK調(diào)制之高斯濾波器設(shè)計(jì)先生成一個(gè)50kbps碼率的源(帶寬為25KHz),碼元1編碼成7FFFH(+1)發(fā)送,碼元0編碼成80000H(-1)發(fā)送。利用SystemView制作一個(gè)采樣頻率為500KHz的低通高斯濾波器,把生成的21階濾波器系數(shù)做成.coe文件(如IIR filter的datasheet要求)加載到IP Core中生成所需低通濾波器。最后將碼元通過(guò)高斯濾波器進(jìn)行濾波。SystemView生成的高斯濾波器時(shí)域波形圖:SystemView生成的高斯濾波器頻域波形圖:功能仿真波形如下。連續(xù)發(fā)送的碼元為1011101001010101,最后通過(guò)高斯濾波后得到的平滑的

2、波形如下,與原始碼元型號(hào)一一對(duì)應(yīng)。布局布線后仿真的波形如下??梢钥吹接忻黠@的毛刺。Verilog程序:module gmsktop(CLK,clk_50,RST,RDY,dout);input CLK;/主時(shí)鐘信號(hào),500KHzinput clk_50;/50KHz時(shí)鐘信號(hào)input RST;/input ND;output RDY;output33:0 dout;wire ND,RFD;wire15:0 source;sent_source sent_source(clk_50,RST,ND,RFD,source);gsfir gsfir(ND,RDY,CLK,RST,RFD,source,

3、dout);endmodulemodule sent_source(clk_50,RST,ND,RFD,source);input clk_50;/50KHz時(shí)鐘信號(hào)input RST;/復(fù)位信號(hào),高電平有效input RFD;output15:0 source;/1bit基帶信號(hào),用16bit表示output ND;reg15:0 source;reg15:0 scode;reg3:0 num;reg ND;always (posedge clk_50)beginif(RST) beginND <= 0;source <= 16'd0; num <= 4'b1111;scode <= 16'b1011101001010101;endelse if(RFD)beginif(scodenum) begin source <= 16'h7fff; endelse begin source <= 16'h8000; endND

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