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文檔簡介

1、狀態(tài)機(jī)設(shè)計(jì)的例子module FSM(clk,clr,out,start,step2,step3); input clk,clr,start,step2,step3; output2:0 out; reg2:0 out; reg1:0 state,next_state; parameter state0=2'b00,state1=2'b01, state2=2'b11,state3=2'b10; /*狀態(tài)編碼，采用格雷（Gray）編碼方式*/ always (posedge clk or posedge clr) /*該進(jìn)程定義起始狀態(tài)*/ begin if (

2、clr) state <= state0; else state <= next_state; end always (state or start or step2 or step3) /*該進(jìn)程實(shí)現(xiàn)狀態(tài)的轉(zhuǎn)換*/ begin case (state) state0: begin if (start) next_state <=state1; else next_state <=state0; end state1: begin next_state <= state2; end state2: begin if (step2) next_state <=

3、state3; else next_state <=state0; end state3: begin if (step3) next_state <=state0; else next_state <=state3; end default: next_state <=state0; /*default語句*/ endcase end always (state) /*該進(jìn)程定義組合邏輯（FSM的輸出）*/ begin case(state) state0: out=3'b001; state1: out=3'b010; state2: out=3'b100; state3: out=3'b111; default:out=3'

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