基于FPGA的圖像采集卡的設(shè)計

1、基于FPGA的圖像采集卡的設(shè)計鄭千洪 王黎 高曉蓉(西南交通大學(xué)光電研究所，四川 成都 610031)中圖分類號 TP391, 文獻標志碼 B 摘要:本文介紹了一種基于FPGA的前端圖像采集卡的系統(tǒng)設(shè)計。該系統(tǒng)主要包括視頻A/D轉(zhuǎn)化芯片SAA7113H、采樣控制器下、存儲芯片SDRAM。由該系統(tǒng)得到分辨率720*576、25幀/秒的圖像。SAA7113H的初始化設(shè)置通過I2C總線來實現(xiàn)。這種圖像采集卡系統(tǒng)由于集成度高，設(shè)計靈活，系統(tǒng)可靠性高，可以滿足高性能的圖像采集系統(tǒng)。 關(guān)鍵詞:圖像采集卡，F(xiàn)PGA，I2C總線，采樣控制器 The design of image sampling card

2、based on FPGA Zheng Qianhong Wang Li Gao Xiaorong Abstract: This article introduces a front-end image sampling system based on FPGA technology. This system includes three parts: image decoding chip SAA7113H which is in charge of A/D convert; the sampling controller; the SDRAM storing chips. The coll

3、ected image solution is 720*576, with the velocity of 25FPS. The setup of the SAA7113H is done with the I2C-bus. The image sampling system has many advantages such as highly integrated, flexible designing and highly reliability. So this image sampling card can be used in high speed image acquisition

4、 system Key words: image sampling card, FPGA , I2C-bus, the sampling controller1 引言現(xiàn)代化生產(chǎn)和科學(xué)研究對視頻圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡單、采用分立元件、電路非常復(fù)雜；而且可靠性差、不易調(diào)試、不能很好地滿足特殊要求。FPGA(現(xiàn)場可編程門陣列）是專用集成電路中集成度最高的一種，用戶可對FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實現(xiàn)用戶所需邏輯功能。用戶對FPGA的編程數(shù)據(jù)放入芯片，通過上電加載到FPGA中，對其進行初始化；也可在線對其編程，實現(xiàn)系統(tǒng)在線重構(gòu)。 基于FPGA技

5、術(shù)的圖像采集主要是通過集成的FPGA開發(fā)板，使用軟件編程把圖像的采集控制程序?qū)懭隖PGA開發(fā)板的芯片上，通過仿真技術(shù)來進行圖像的采集處理分析。通過這種方式，便于及時地發(fā)現(xiàn)設(shè)計中的錯誤，從而有效地縮短研發(fā)時間。2 系統(tǒng)的組成及基本原理該圖像采集系統(tǒng)主要由模擬視頻信號解碼模塊，I2C控制接口模塊，采樣控制模塊，SDRAM存儲控制模塊。圖1 圖像采集卡系統(tǒng)框架圖SAA7113H芯片把從CCD采集來的模擬視頻信號轉(zhuǎn)化成Y U V =4 2 2格式的數(shù)字圖像信號。這些信號在同步脈沖的作用下進入采集控制器。采樣控制器在奇偶場控制信號下把圖像信息存入SDRAM中。該系統(tǒng)可以實現(xiàn)由隔行掃描圖像到逐行圖像的轉(zhuǎn)化

6、及存儲。2.1 模擬視頻信號解碼由于SAA7113H芯片具有I2C接口，該模塊則通過I2C總線來配置SAA7113H初始化的信息。工作涉及SAA7113H的初始化字的配置、工作方式的配置；行同步開始和結(jié)束標志位、確定亮度、色度、飽和度的大小以及輸出圖像數(shù)據(jù)信號的格式。 2.2 I2C控制接口模塊I2C模塊作為SAA7113H寄存器初始配置的整體控制模塊。具體可以分成I2C_cmd和數(shù)據(jù)傳輸兩個模塊。I2C_cmd模塊為純組合邏輯電路，完成信號的發(fā)送控制任務(wù)，配合rom_data7.0和rom_addr7.0信號完成數(shù)據(jù)的尋址與存入等工作；而數(shù)據(jù)傳輸模塊主要和I2C_cmd模塊一起組合成I2C的

7、數(shù)據(jù)控制寫入模塊，它主要負責(zé)對I2C_cmd模塊的輸出信號進行緩存，并在其輸出端輸出I2C總線的串行數(shù)據(jù)SDA以及 I2C總線的串行時鐘信號SCL。圖2 I2C控制模塊及數(shù)據(jù)傳輸模塊2.3采樣控制模塊模塊在Verilog編程語言的控制下，把SAA7113H輸出的一幀灰度數(shù)字視頻圖像數(shù)據(jù)進行奇偶場的分開存儲，達到隔行到逐行的圖像轉(zhuǎn)換，與此同時，通過控制行采集數(shù)和列采集數(shù)，滿足720*576、25幀/秒的分辨率的要求。圖3采樣控制器模塊2.4 SDRAM控制存儲模塊 圖4 SDRAM控制及SDRAM存儲模塊SDRAM模塊作為數(shù)據(jù)的存儲模塊，可以具體分成SDRAM控制接口模塊以及SDRAM存儲模塊(

8、SDRAM)。SDRAM控制接口模塊用于對數(shù)據(jù)存儲的控制，發(fā)出控制讀寫信號來使數(shù)據(jù)存儲到SDRAM模塊里面；SDRAM模塊則通過本身的邏輯存儲單元，把從SDRAM控制接口模塊出來的數(shù)據(jù)存儲到自身的存儲空間中。3 方案模擬仿真及具體實現(xiàn)3.1 采樣控制器的功能仿真 圖5控制器同步狀態(tài)機Idel：默認空閑狀態(tài)（開始或復(fù)位狀態(tài)）。此時如果收到數(shù)據(jù)8hff，進入State1,其它情況在本狀態(tài)停留。 State1: 開始接收數(shù)據(jù)狀態(tài)。此時收到數(shù)據(jù)8h00 ,進入State2；收到數(shù)據(jù)8hff，停留在本狀態(tài)，其它情況返回Idel。State2：數(shù)據(jù)確認成功狀態(tài)。此時若收到數(shù)據(jù)8h00 ,數(shù)據(jù)確認成功，接下

9、來輸出圖像視頻信號，進入State3，其它情況狀態(tài)轉(zhuǎn)到Idel。State3：視頻圖像數(shù)據(jù)的接收狀態(tài)，表明數(shù)據(jù)采集及傳送即將開始。在此狀態(tài)下，若收到數(shù)據(jù)8hc7，進入圖像奇數(shù)場采集；若收到數(shù)據(jù)8h80,進入圖像偶數(shù)場采集。其它情況回到Idel。State4：奇場圖像采集狀態(tài)。奇數(shù)場開始采集，同時輸出場同步及奇場信號來控制計數(shù)器計數(shù)。與此同時，狀態(tài)自動恢復(fù)到Idel。為下一次的圖像場的采集做好準備。State5：偶場圖像采集狀態(tài)。偶數(shù)場開始采集，同時輸出場同步及偶場控制信號來控制計數(shù)器計數(shù)。與此同時，狀態(tài)將自動恢復(fù)到Idel。為下一次的圖像場采集做好準備。3.2 SDRAM控制存儲模塊仿真實現(xiàn)1

10、）數(shù)據(jù)的突發(fā)式讀取SDRAM支持的實突發(fā)式的讀取。本文所設(shè)置的讀取設(shè)為整頁式突發(fā)讀取，具體的工作過程：cmd發(fā)出001b的控制信號，進行帶自動預(yù)充電的SDRAM讀操作，cmd_ack發(fā)出高電平應(yīng)答信號，同時Cs_n低電平表示片選有效?？刂菩盘朢as_n、Cas_n、We_n的值輸出為010b,表示進行帶自動預(yù)充電的SDRAM操作，緊接著進行讀操作。數(shù)據(jù)在讀取的時候，從CAS讀取指令發(fā)出到第一筆數(shù)據(jù)輸出，存在讀取潛伏期（CL）。故數(shù)據(jù)的讀出有一定的時鐘延遲，在本文中CL=2。即延時兩個時鐘周期，之后數(shù)據(jù)從Dq口從SDRAM讀出。如圖6所示是采用序列數(shù)讀入時的modelsim的仿真圖。 圖6數(shù)據(jù)的

11、突發(fā)式讀取時序圖2）數(shù)據(jù)的突發(fā)式寫入數(shù)據(jù)的整頁式突發(fā)寫過程與讀操作類似：cmd控制信號010b控制進行帶自動預(yù)充電的SDRAM寫操作，cmd_ack應(yīng)答，Cs_n低電平表示芯片選中工作。與此同時，控制信號Ras_n、Cas_n、We_n的值輸出為011b，對行地址和列地址進行激活，然后發(fā)出100b寫控制信號。由于信號的寫入不需要時鐘延遲，故此時數(shù)據(jù)從DATAIN口輸入，經(jīng)過寄存后從Dq存入SDRAM芯片里面，從而完成采集數(shù)據(jù)的存儲。如圖7所示是采用序列數(shù)寫入時的modelsim的仿真圖。 圖7數(shù)據(jù)的突發(fā)式寫入時序圖4 結(jié)束語該圖像采集卡系統(tǒng)是基于FPGA技術(shù)，軟件上則采用verilogHDL實現(xiàn)。此圖像采集卡完全適用于靜態(tài)圖像以及幀數(shù)不是很多的動態(tài)圖像。經(jīng)過邏輯分析儀中的采集分析得知，對于一般25幀秒的圖像采集要求，該圖像采集系統(tǒng)具有很好的效果。本文作者創(chuàng)新點：本文是采用FPGA的圖像采集技術(shù)，通過構(gòu)造采樣控器來實現(xiàn)圖像信號隔行到逐行的轉(zhuǎn)換，這樣就避免了同時使用兩個RAM來分別存儲奇場信號和偶場信號。另外，與傳統(tǒng)的RAM存儲器相比，SDRAM存儲器具有更高的讀寫速度。 參考文獻1 夏宇聞 .Verilog數(shù)字系統(tǒng)設(shè)計教程. 北京航空航天大學(xué)出版社，2003。2 孔祥剛，諸靜 ，陽濤. SAA7113H在視頻采集接口設(shè)計中的應(yīng)用. 電子技術(shù),2003, 12