ESD保護(hù)版圖設(shè)計

1、摘要靜電放電(簡寫為ESD)是集成電路(簡寫為IC)在制造、運(yùn)輸、以及使用過程中經(jīng)常發(fā)生并導(dǎo)致IC芯片損壞或失效的重要原因之一。工業(yè)調(diào)查表明大約有40的IC失效與ESD/EOS(過強(qiáng)的電應(yīng)力)有關(guān)。因此，為了獲得性能更好更可靠的IC芯片，對ESD開展專門研究并找到控制方法是十分必要的。隨著芯片尺寸的持續(xù)縮小，ESD問題表現(xiàn)得更加突出，已成為新一代集成電路芯片在制造和應(yīng)用過程中需要重視并著力解決的一個重要問題。論文論述了CMOS集成電路ESD 保護(hù)的必要性，研究了在CMOS電路中ESD 保護(hù)結(jié)構(gòu)的設(shè)計原理，分析了該結(jié)構(gòu)對版圖的相關(guān)要求，重點(diǎn)討論了在I/O電路中ESD 保護(hù)結(jié)構(gòu)的設(shè)計要求。論文所做

2、的研究工作和取得的結(jié)果完全基于GGNMOS的器件物理分析，是在器件物理層次上研究ESD問題的有益嘗試；相對于電路層次上的分析結(jié)果，這里的結(jié)果更加準(zhǔn)確和可靠，可望為GGNMOS ESD保護(hù)器件的設(shè)計和制造提供重要參考。關(guān)鍵詞：靜電放電(ESD)；接地柵NMOS；保護(hù)器件；電源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damag

3、e or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is ve

4、ry necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated

5、 circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords: Electrostatic Dischar

6、ge, GND gate NMOS, Protected Device, Power and Ground目 錄摘要1Abstract2第1章 緒論41.1 集成電路的發(fā)展?fàn)顩r41.1.1 集成度的提高41.1.2 摩爾定律41.2 集成電路中的ESD保護(hù)51.2.1 為何出現(xiàn)ESD51.2.2 ESD保護(hù)的必要性5第2章 關(guān)于版圖設(shè)計與版圖設(shè)計環(huán)境的介紹72.1 集成電路版圖設(shè)計72.2 版圖結(jié)構(gòu)72.3 版圖設(shè)計流程與方法82.4 版圖設(shè)計環(huán)境82.4.1 Technology file 與Display Resource File 的建立92.4.2 Virtuoso工具的使用9第3章

7、CMOS電路的ESD保護(hù)結(jié)構(gòu)版圖設(shè)計133.1 CMOS電路中ESD測試133.2 ESD保護(hù)原理143.3 CMOS電路ESD保護(hù)結(jié)構(gòu)的設(shè)計143.3.1 CMOS電路ESD保護(hù)器件153.4 CMOS電路ESD保護(hù)結(jié)構(gòu)的版圖設(shè)計163.4.1 版圖設(shè)計原則163.4.2 ESD保護(hù)結(jié)構(gòu)版圖設(shè)計17第4章 結(jié)束語18參考文獻(xiàn)19致謝20第1章 緒論1.1 集成電路的發(fā)展?fàn)顩r 集成度的提高真正導(dǎo)致數(shù)字集成電路技術(shù)發(fā)生革命性變化的是半導(dǎo)體存儲器和微處理器的引入。1970年出現(xiàn)了1K bit的半導(dǎo)體存儲器，1972年推出了包含2250個MOS管的微處理器i404。集成度是集成電路的一個重要概念，它

8、是指芯片包含的晶體管數(shù)目，通常折算為2輸入門的等效門數(shù)來表示，即一個門等于4個晶體管。在40多年的時間內(nèi)，集成電路的集成度迅速提高，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）超大規(guī)模（VLSI）、特大規(guī)模（ULSI）階段之后，目前已進(jìn)入巨大規(guī)模（GSI）集成電路階段。從技術(shù)的角度來講，集成度的提高主要依賴于：晶體管尺寸的縮小、芯片面積增大。晶體管尺寸的縮小有兩個明顯的優(yōu)點(diǎn)：1. 使電路的速度加快。目前集成電路的速度已達(dá)到1000MHz以上；2. 使晶體管密度（即每平方毫米硅片包含晶體管數(shù)）增加，但并不引起集成電路成本的明顯上升，因而每一個晶體管的成本迅速下降。這些優(yōu)點(diǎn)驅(qū)動著集成

9、電路工業(yè)致力于集成度的提高，并不斷提高產(chǎn)品的性能價格比。在達(dá)到最小尺寸的物理極限以前，晶體管尺寸逐漸減小的趨勢還會繼續(xù)下去。提高集成度的另一途徑是增大芯片的面積，但過分地增加芯片面積會使每個硅晶圓片上的有效芯片數(shù)減少。另外，由于硅晶體結(jié)構(gòu)不可避免的缺陷發(fā)生的可能性會隨面積的增大而增加，也會使集成電路生產(chǎn)的良品率降低，引起制造成本上升。 摩爾定律摩爾是Intel公司的創(chuàng)始人之一，他通過對集成電路發(fā)展?fàn)顩r的總結(jié)，于1965年提出了摩爾定律，即芯片的集成度每3年提高4倍（大約18個月翻倍），器件尺寸則每3年以0.7的比率縮小。從那時起，以后的發(fā)展歷史完全證明了摩爾定律與實(shí)際趨勢驚人的接近。1.2 集

10、成電路中的ESD保護(hù) 為何出現(xiàn)ESD靜電是一種電能，它存在于物體表面，是正負(fù)電荷在局部失衡時產(chǎn)生的一種現(xiàn)象。靜電現(xiàn)象是指電荷在產(chǎn)生與消失過程中所表現(xiàn)出的現(xiàn)象的總稱，如摩擦起電就是一種靜電現(xiàn)象。靜電產(chǎn)生的原因有接觸分離起電、摩擦起電和傳導(dǎo)起電。當(dāng)帶了靜電荷的物體（也就是靜電源）跟其它物體接觸時，這兩個具有不同靜電電位的物體依據(jù)電荷中和的原則，存在著電荷流動，傳送足夠的電量以抵消電壓。這個高速電量的傳送過程中，將產(chǎn)生潛在的破壞電壓、電流以及電磁場，嚴(yán)重時將其中物體擊毀，這就是靜電放電，一般用ESD(Electrostatic Discharge)表示。ESD是當(dāng)今MOS集成電路中最重要的可靠性問題

11、之一。高密度集成電路器件具有線間距短、線細(xì)、集成度高、運(yùn)輸速度快、低功率和輸入阻抗高的特點(diǎn)，因而導(dǎo)致這類器件對靜電較敏感，稱之為靜電敏感器件。靜電放電的能量，對傳統(tǒng)的電子元件的影響甚微，人們不易覺察，但是這些高密度集成電路元件則可能因靜電電場和靜電放電電流引起失效，或者造成難以被人們發(fā)現(xiàn)的“軟擊穿”現(xiàn)象，導(dǎo)致設(shè)備鎖死、復(fù)位、數(shù)據(jù)丟失和不可靠影響設(shè)備正常工作，使設(shè)備可靠性降低，甚至造成設(shè)備的損壞。 ESD保護(hù)的必要性集成電路工業(yè)由ESD導(dǎo)致的損失是一個非常嚴(yán)重的問題。據(jù)統(tǒng)計，在集成電路工業(yè)中由于ESD引起的損失高達(dá)25%。隨著超大規(guī)模集成電路工藝的高速發(fā)展，特征尺寸已經(jīng)到深亞微米階段，大大提高了

12、集成電路的性能及運(yùn)輸速度，同時降低了單個芯片的制造成本。但器件尺寸的減小，導(dǎo)致了器件對外界電磁騷擾敏感程度也大大提高，使靜電放電對器件可靠性的危害變得越來越顯著。一方面，集成電路對靜電放電的防護(hù)能力隨著特征尺寸的減小而降低，使得CMOS器件對靜電變得更加敏感，因ESD而損傷的情形更加嚴(yán)重。許多新發(fā)展起來的特種器件（如功率MOS器件、微波場效應(yīng)器件）也大多屬于靜電敏感器件。而且在同等靜電保護(hù)措施下，先進(jìn)的工藝容易使得ESD保護(hù)能力下降；就算把器件的尺寸加大，其ESD耐壓值也不會被升高，同時由于器件尺寸增大導(dǎo)致芯片面積也增大，其對靜電放電的承受能力卻反而下降。另一方面，靜電放電破壞的產(chǎn)生多是由于人

13、為因素所形成，但又很難避免。電子器件或系統(tǒng)在制造、生產(chǎn)、組裝、測試、存放、搬運(yùn)等的過程中，靜電會累積在人體、儀器、貯存設(shè)備等之中，甚至電子器件本身也會累積靜電，而人們在不知情的情況下，使這些物體相互接觸，因而形成放電路徑，使得電子器件或系統(tǒng)遭到靜電損傷。第2章 關(guān)于版圖設(shè)計與版圖設(shè)計環(huán)境的介紹2.1 集成電路版圖設(shè)計集成電路是電子電路，但它又不同于一般意義上的電子電路，它把成千上萬的電子元件包括MOS晶體管、電阻、電容甚至電感集成在微小的芯片上，正是這種奇妙的設(shè)計和制造方式使它為人類社會的進(jìn)步創(chuàng)造了空前的奇跡，而使這種奇跡變?yōu)楝F(xiàn)實(shí)的正是集成電路版圖（layout）設(shè)計。集成電路的版圖與集成電路

14、的概念是一起誕生的，可以說沒有版圖就沒有集成電路。集成電路版圖設(shè)計是實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。近年來迅速發(fā)展的計算機(jī)、通信、嵌入式或便攜式設(shè)備中集成電路的高性能低功耗運(yùn)行都離不開集成電路版圖的精心設(shè)計，現(xiàn)代集成電路設(shè)計中發(fā)展起來的全定制與ASIC設(shè)計、單元庫和IP庫的建立，以及系統(tǒng)芯片設(shè)計的概念和方法學(xué)也無一不與集成電路版圖設(shè)計密切相關(guān)。集成電路版圖設(shè)計的職業(yè)定義為：通過EDA設(shè)計工具，進(jìn)行集成電路后端的版圖設(shè)計和驗(yàn)證，最終產(chǎn)生送交供集成電路制造用的GDSII數(shù)據(jù)。集成電路版圖設(shè)計是連接設(shè)計與制造

15、工廠的橋梁，主要從事芯片物理結(jié)構(gòu)分析、版圖編輯、邏輯分析、版圖物理驗(yàn)證、聯(lián)系代工廠、版圖自動布局布線、建立后端設(shè)計流程等。版圖是電路圖的幾何表示。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)。集成電路設(shè)計的最終輸出是掩模版圖，通過制版和工藝流片可以得到所需的集成電路。2.2 版圖結(jié)構(gòu)芯片的剖面結(jié)構(gòu)從平面工藝立體結(jié)構(gòu)，需多層掩模版，故版圖是分層次的，它由多層圖形疊加而成。如一個簡單的PMOS管和一個NMOS管構(gòu)成反相器的剖面圖如圖2-1所示：圖2-1 反相器的剖面結(jié)構(gòu)則它的版圖結(jié)構(gòu)就如圖2-2所示：圖2-2 反相器版圖結(jié)構(gòu)所

16、以版圖的圖形層次主要N-Well，P+ implant，poly1，contact，N+ implant，active，Metal1，via，metal2，poly2等。2.3 版圖設(shè)計流程與方法集成電路的計算機(jī)輔助設(shè)計，按過程先后可分為正向設(shè)計過程和逆(反)向設(shè)計過程。所謂正向設(shè)計，指系統(tǒng)設(shè)計開始，經(jīng)過邏輯圖設(shè)計及電路設(shè)計，最后完成版圖設(shè)計；所謂逆向設(shè)計，通常則是采用IC解剖分析系統(tǒng)解剖芯片，即去除封裝，露出管芯，顯微照相或用高精度圖象系統(tǒng)攝取管芯表面拓?fù)鋱D，得到該IC產(chǎn)品的版圖設(shè)計信息，然后從得到的版圖上提取邏輯關(guān)系和電路結(jié)構(gòu)，分析其工作原理及功能，獲得原始的設(shè)計思想，再結(jié)合具體的工藝條件

17、，轉(zhuǎn)而進(jìn)行正向設(shè)計，最后完成新產(chǎn)品的版圖設(shè)計。2.4 版圖設(shè)計環(huán)境Cadence提供的Virtuoso版圖設(shè)計及其驗(yàn)證工具強(qiáng)大的功能是任何其他EDA工具所無法比擬的，故一直以來受到了廣大EDA工程師的青睞，然而Virtuoso工具的工藝庫的建立和Dracula的版圖驗(yàn)證比較繁瑣。 Technology file 與Display Resource File 的建立版圖設(shè)計是集成電路設(shè)計中重要的環(huán)節(jié)，是把每個元件的電路表示轉(zhuǎn)換成集合表示，同時，元件間連接的線網(wǎng)也被轉(zhuǎn)換成連線圖形。與電路設(shè)計不同的是版圖設(shè)計必須考慮具體的工藝實(shí)現(xiàn)，因此，存放版圖的庫必須是工藝庫或附在別的工藝庫上的庫。否則，用隱含的

18、庫將沒有版層，即LSW 窗口是空框，無法畫圖。因此，在設(shè)計版圖前必須先建立工藝庫，且要有顯示文件(display resource file)。Technology file中應(yīng)包含以下幾部分：層定義 (Layer definitions)、器件定義(Device definitions)層物理電學(xué)規(guī)則(Layer，physical and electric rules)、布線規(guī)則(Place and route rules )和特殊規(guī)則(Rules specific to individual Cadence applications)。層定義中主要包括：1. 該層的用途設(shè)定，用來做邊界線的

19、或者是引腳標(biāo)識的等，有Cadence系統(tǒng)保留的，也有用戶設(shè)定的。2. 工藝層，即在LSW中顯示的層。3. 層的優(yōu)先權(quán)，名字相同用途不同的層按照用途的優(yōu)先權(quán)的排序。4. 層的顯示。5. 層的屬性。器件模塊中可以定義一些增強(qiáng)型器件、耗盡型器件、柱塞器件、引腳器件等，這些器件定義好之后，在作版圖時可以直接調(diào)用該器件，從而減輕重復(fù)的工作量。層、物理、電學(xué)規(guī)則的模塊包括層與層間的規(guī)則，物理規(guī)則和電學(xué)規(guī)則。層規(guī)則中定義了通道層與柱塞層。物理規(guī)則中主要定義了層與層間的最小間距，層包含層的最小余量等。電學(xué)規(guī)則中規(guī)定了各種層的方塊電阻、面電容、邊電容等電學(xué)性質(zhì)。布線規(guī)則主要為自動布局布線書寫的，在啟動自動布局布

20、線時，將照該模塊中定義的線寬和線間距進(jìn)行。| Virtuoso工具的使用一、File菜單在File菜單下，主要的菜單項(xiàng)有New、Open、Exit等。在具體解釋之前我們不妨先理順一下以下幾個關(guān)系。library(庫)的地位相當(dāng)于文件夾，它用來存放一整個設(shè)計的所有數(shù)據(jù)，像一些子單元（cell）以及子單元（cell）中的多種視圖（view）。Cell（單元）可以是一個簡單的單元，像一個與非門，也可以是比較復(fù)雜的單元（由symbol搭建而成）。View則包含多種類型，常用的有schematic，symbol，layout，extracted，ipcell等等。 New菜單項(xiàng)的子菜單下有Library

21、、Cellview兩項(xiàng)。Library項(xiàng)打開New Library窗口，Cellview項(xiàng)打開Create New File窗口，如圖2-3和2-4所示。 圖2-3 New Library 窗口圖2-4 Create New File 窗口1）建立庫(library)：窗口分Library和Technology File 兩部分。Library部分有Name和Directory兩項(xiàng)，分別輸入要建立的Library的名稱和路徑。如果只建立進(jìn)行SPICE模擬的線路圖，Technology部分選擇 Dont need a techfile 選項(xiàng)。如果在庫中要創(chuàng)立掩模版或其它的物理數(shù)據(jù)（即要建立除了s

22、chematic外的一些view），則須選擇Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 2）建立單元文件(cell)：在Library Name 中選擇存放新文件的庫，在Cell Name中輸入名稱，然后在Tool選項(xiàng)中選擇Composer-Schematic工具(進(jìn)行SPICE模擬)，在View Name中就會自動填上相應(yīng)的View Nameschematic。當(dāng)然在Tool工具中還有很多別的工具，常用的象Composersymbol、virtuosolayout等，分

23、別建立的是symbol、layout的視圖（view）。在Library path file中，是系統(tǒng)自建的library path file文件的路徑及名稱(保存相關(guān)庫的名稱及路徑)。 二、Tools菜單在Tools菜單下，主要的菜單項(xiàng)有Library Manager、Library Path Editor等。在Library Manager項(xiàng)打開的是庫管理器（Library Manager）窗口，如圖2-5所示。圖2-5 Library Manager窗口在窗口的各部分中，分別顯示的是Library、Category、Cell、View相應(yīng)的內(nèi)容。雙擊需要打開的view名（或同時按住鼠標(biāo)左

24、右鍵從彈出菜單中選擇Open項(xiàng)）即可以打開相應(yīng)的文件。同樣在library manager中也可以建立library和cell。具體方法是點(diǎn)擊file，在下拉菜單中選擇library或cell即可。 Library Path Editor項(xiàng)打開的是Library Path Editor窗口，如圖2-6 所示。 從 File 菜單中選擇 Add Library 項(xiàng)，填入相應(yīng)的庫名和路徑名，即可包括入相應(yīng)的庫。圖2-6 Library Path Editor窗口三、Technology File菜單這個菜單中的最后一項(xiàng)Edit Layers可以使用在版圖編輯中，用來修改原始涂層的一些屬性。第3章

25、CMOS電路的ESD保護(hù)結(jié)構(gòu)版圖設(shè)計靜電放電會給電子器件帶來破壞性的后果， 它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展， CMOS電路的特征尺寸不斷縮小，管子的柵氧厚度越來越薄， 芯片的面積規(guī)模越來越大，MOS管能承受的電流和電壓也越來越小， 而外圍的使用環(huán)境并未改變, 因此要進(jìn)一步優(yōu)化電路的抗ESD性能， 如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為IC設(shè)計者主要考慮的問題。3.1 CMOS電路中ESD測試ESD 模型常見的有三種，人體模型( HBM, Human Body Model)、充電器件模型(CDM, Charge Devi

26、ce Model)和機(jī)器模型(MM, Machine Mode)，其中以人體模型最為通行。一般的商用芯片，要求能夠通過2kV靜電電壓的HBM檢測。對于HBM放電，其電流可在幾百納秒內(nèi)達(dá)到幾安培，足以損壞芯片內(nèi)部的電路。進(jìn)入芯片的靜電可以通過任意一個引腳放電，測試時，任意兩個引腳之間都應(yīng)該進(jìn)行放電測試，每次放電檢測都有正負(fù)兩種極性，所以對I/O 引腳會進(jìn)行以下六種測試：1. PS 模式：VSS 接地，引腳施加正的ESD 電壓，對VSS 放電，其余引腳懸空2. NS 模式：VSS 接地，引腳施加負(fù)的ESD 電壓，對VSS 放電，其余引腳懸空3. PD 模式：VDD 接地，引腳施加正的ESD 電壓，

27、對VDD 放電，其余引腳懸空4. ND 模式：VDD 接地，引腳施加負(fù)的ESD 電壓，對VDD 放電，其余引腳懸空5. 引腳對引腳正向模式：引腳施加正的ESD電壓，其余所有I/ O 引腳一起接地, VDD 和VSS 引腳懸空6. 引腳對引腳反向模式：引腳施加負(fù)的ESD電壓，其余所有I/ O 引腳一起接地, VDD 和VSS 引腳懸空7. VDD 引腳只需進(jìn)行(1)(2)項(xiàng)測試3.2 ESD保護(hù)原理ESD保護(hù)電路的設(shè)計目的就是要避免工作電路成為ESD的放電通路而遭到損害， 保證在任意兩芯片引腳之間發(fā)生的ESD， 都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能

28、箝位工作電路的電壓， 防止工作電路由于電壓過載而受損。在電路正常工作時， 抗靜電結(jié)構(gòu)是不工作的， 這使ESD保護(hù)電路還需要有很好的工作穩(wěn)定性，能在ESD 發(fā)生時快速響應(yīng)，在保護(hù)電路的同時，抗靜電結(jié)構(gòu)自身不能被損壞，抗靜電結(jié)構(gòu)的負(fù)作用(例如輸入延遲)必須在可以接受的范圍內(nèi)，并防止抗靜電結(jié)構(gòu)發(fā)生閂鎖。3.3 CMOS電路ESD保護(hù)結(jié)構(gòu)的設(shè)計根據(jù)ESD 的測試方法以及ESD 保護(hù)電路的原理可知，在芯片中我們需要建立六種低阻ESD 電流通路，它們分別是：1) 引腳焊塊( PAD) 到VSS 的低阻放電通路2) VSS 到PAD 的低阻放電通路3) PAD 到VDD 的低阻放電通路4) VDD 到PAD

29、 的低阻放電通路5) PAD 受到正向ESD 放電時, PAD 到PAD 的通路6) PAD 受到負(fù)向ESD 放電時, PAD 到PAD 的通路7) VDD 與VSS 之間的電流通路。大部分的ESD電流來自電路外部，因此ESD保護(hù)電路一般設(shè)計在PAD 旁，I/O 電路內(nèi)部。典型的I/O電路由輸出驅(qū)動和輸入接收器兩部分組成。ESD通過PAD導(dǎo)入芯片內(nèi)部，因此I/O里所有與PAD直接相連的器件都需要建立與之平行的ESD 低阻旁路，將ESD電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。具體到I/O 電路，就是與PAD相連的輸出驅(qū)動和輸入接收器，必須保證在ESD發(fā)生時，形成與保護(hù)電路

30、并行的低阻通路，旁路ESD電流，且能立即有效地箝位保護(hù)電路電壓。而在這兩部分正常工作時，不影響電路的正常工作。常用的ESD保護(hù)器件有電阻、二極管、雙極性晶體管、MOS管、可控硅等。由于MOS管與CMOS工藝兼容性好，因此常采用MOS管構(gòu)造保護(hù)電路。 CMOS電路ESD保護(hù)器件CMOS工藝條件下的NMOS 管有一個橫向寄生n- p- n(源極- p型襯底- 漏極)晶體管，這個寄生的晶體管開啟時能吸收大量的電流。利用這一現(xiàn)象可在較小面積內(nèi)設(shè)計出較高ESD 耐壓值的保護(hù)電路，其中最典型的器件結(jié)構(gòu)就是柵極接地NMOS( GGNMOS，Gate G rounded NMOS)，GGNMOS在ESD保護(hù)電

31、路中的連接方式如圖3-1所示。圖3-1 GGNMOS在ESD保護(hù)電路中的連接方式可以看到在ESD保護(hù)電路中NMOS的柵極、源極和襯底都是接地的，在正常工作情況下，NMOS 橫向晶體管不會導(dǎo)通。當(dāng)ESD 發(fā)生時, 漏極和襯底的耗盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸收，其余的流過襯底。由于襯底電阻的存在，使襯底電壓提高。當(dāng)襯底和源之間的PN結(jié)正偏時，電子就從源發(fā)射進(jìn)入襯底。這些電子在源漏之間電場的作用下， 被加速，產(chǎn)生電子、空穴的碰撞電離， 從而形成更多的電子空穴對，使流過n- p- n晶體管的電流不斷增加，最終使NMOS晶體管發(fā)生二次擊穿，此時的擊穿不再可逆，則NM

32、OS管損壞。為了進(jìn)一步降低輸出驅(qū)動上NMOS在ESD 時兩端的電壓，可在ESD 保護(hù)器件與GGNMOS 之間加一個電阻。這個電阻不能影響工作信號，因此不能太大。畫版圖時通常采用多晶硅( poly)電阻。只采用一級ESD保護(hù)，在大ESD 電流時，電路內(nèi)部的管子還是有可能被擊穿。GGNMOS 導(dǎo)通，由于ESD電流很大，襯底和金屬連線上的電阻都不能忽略， 此時GGNMOS并不能箝位住輸入接收端柵電壓，因?yàn)樽屳斎虢邮斩藮叛趸鑼拥碾妷哼_(dá)到擊穿電壓的是GGNMOS與輸入接收端襯底間的IR 壓降。為避免這種情況，可在輸入接收端附近加一個小尺寸GGNMOS 進(jìn)行二級ESD 保護(hù)，用它來箝位輸入接收端柵電壓，

33、如圖3-2所示。圖3-2 常見ESD的保護(hù)結(jié)構(gòu)和等效電路3.4 CMOS電路ESD保護(hù)結(jié)構(gòu)的版圖設(shè)計 版圖設(shè)計原則在畫版圖時，必須注意將二級ESD保護(hù)電路緊靠輸入接收端，以減小輸入接收端與二級ESD 保護(hù)電路之間襯底及其連線的電阻。為了在較小的面積內(nèi)畫出大尺寸的NMOS管子，在版圖中常把它畫成手指型，畫版圖時應(yīng)嚴(yán)格遵循I /O ESD 的設(shè)計規(guī)則。如果PAD僅作為輸出，保護(hù)電阻和柵接地的NMOS就不需要了，其輸出級大尺寸的PMOS 和NMOS器件本身便可充當(dāng)ESD 防護(hù)器件來用，一般輸出級都有雙保護(hù)環(huán)，這樣可以防止發(fā)生閂鎖。在全芯片的ESD結(jié)構(gòu)設(shè)計時，注意遵循以下原則：(1) 外圍VDD、VS

34、S走線盡可能寬，減小走線上的電阻；(2) 設(shè)計一種VDD - VSS 之間的電壓箝位結(jié)構(gòu)，且在發(fā)生ESD 時能提供VDD- VSS直接低阻抗電流泄放通道。對于面積較大的電路，最好在芯片的四周各放置一個這樣的結(jié)構(gòu)，若有可能，在芯片外圍放置多個VDD、VSS的PAD，也可以增強(qiáng)整體電路的抗ESD 能力；(3) 外圍保護(hù)結(jié)構(gòu)的電源及地的走線盡量與內(nèi)部走線分開，外圍ESD 保護(hù)結(jié)構(gòu)盡量做到均勻設(shè)計，避免版圖設(shè)計上出現(xiàn)ESD 薄弱環(huán)節(jié)；(4) ESD 保護(hù)結(jié)構(gòu)的設(shè)計要在電路的ESD 性能、芯片面積、保護(hù)結(jié)構(gòu)對電路特性的影響如輸入信號完整性、電路速度、輸出驅(qū)動能力等進(jìn)行平衡考慮設(shè)計，還需要考慮工藝的容差，

35、使電路設(shè)計達(dá)到最優(yōu)化；(5) 在實(shí)際設(shè)計的一些電路中，有時沒有直接的VDD- VSS電壓箝位保護(hù)結(jié)構(gòu)，此時，VDD - VSS之間的電壓箝位及ESD 電流泄放主要利用全芯片整個電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且N + P+ 的間距一致。若有空間，則最好在VDD、VSS 的PAD 旁邊及四周增加VDD - VSS電壓箝位保護(hù)結(jié)構(gòu)，這樣不僅增強(qiáng)了VDD- VSS模式下的抗ESD 能力，也增強(qiáng)了I/O - I/O 模式下的抗ESD 能力。一般只要有了上述的大致原則，在與芯片面積折中的考慮下，一般亞微米CMOS電路的抗ESD 電壓可達(dá)到2500V 以上，已經(jīng)可以

36、滿足商用民品設(shè)計的ESD可靠性要求。 ESD保護(hù)結(jié)構(gòu)版圖設(shè)計圖3-3 ESD保護(hù)結(jié)構(gòu)電路的版圖第4章 結(jié)束語由于ESD給集成電路工業(yè)帶來的巨大損失，集成電路中的ESD保護(hù)問題越來越引起人們的重視。除了在生產(chǎn)過程中采取了一系列的防護(hù)措施外，芯片靜電放電保護(hù)電路的設(shè)計成為ESD保護(hù)的重點(diǎn)。傳統(tǒng)的ESD保護(hù)電路的設(shè)計是采用設(shè)計流片測試調(diào)整設(shè)計再流片再測試的設(shè)計模式，周期長，費(fèi)用高?，F(xiàn)在各種模擬工具的日益成熟，使在制造前就對ESD保護(hù)器件和電路進(jìn)行設(shè)計與優(yōu)化成為可能。要設(shè)計出性能較好的ESD保護(hù)電路就非常有必要了解ESD保護(hù)電路設(shè)計的主要因素和發(fā)生的物理機(jī)制，這些都是無法通過測試手段得知的，而模擬卻可以提供清晰的物理圖像，因此，對保護(hù)電路中的ESD效應(yīng)的建模和模擬變得非常重要。ESD保護(hù)電路不是單一芯片引腳的問題，它要從整個芯片全盤考慮。芯片里每一個I/O 電路中都需要建立相應(yīng)ESD 保護(hù)電路，ESD 保護(hù)電路