一位全加器的設(shè)計(jì)說明

1、課程設(shè)計(jì)任務(wù)書學(xué)生姓名：袁海專業(yè)班級(jí)：電子1303班指導(dǎo)教師：封小鈺工作單位：信息工程學(xué)院題目：一位全加器的設(shè)計(jì)初始條件：計(jì)算機(jī)、ORCA軟件，L-EDIT軟件要求完成的主要任務(wù):（包括課程設(shè)計(jì)工作量及其技術(shù)要求，以及說明書撰寫等具體要求）1、課程設(shè)計(jì)工作量：1周2、技術(shù)要求：（1）學(xué)習(xí)ORCA軟件，L-EDIT軟件。（2）設(shè)計(jì)一個(gè)一位全加器電路。（3） 利用ORCA軟件對(duì)該電路進(jìn)行系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)，利用L-EDIT軟件進(jìn)行版圖 設(shè)計(jì)，并進(jìn)行相應(yīng)的設(shè)計(jì)、模擬和仿真工作。3、 查閱至少5篇參考文獻(xiàn)。按武漢理工大學(xué)課程設(shè)計(jì)工作規(guī)范要求撰寫設(shè)計(jì)報(bào) 告書。全文用A4紙打印，圖紙應(yīng)符合繪圖規(guī)范。時(shí)間安

2、排：布置課程設(shè)計(jì)任務(wù)、選題；講解課程設(shè)計(jì)具體實(shí)施計(jì)劃與課程設(shè)計(jì)報(bào)告格 式的要求；課程設(shè)計(jì)答疑事項(xiàng)。2016.12.31-2017.1.2 學(xué)習(xí)ORCA軟件和L-EDIT軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計(jì)內(nèi) 容的基本理論知識(shí)。2017.1.3-2017.1.4 對(duì)一位全加器電路進(jìn)行設(shè)計(jì)仿真工作，完成課設(shè)報(bào)告的撰寫。 提交課程設(shè)計(jì)報(bào)告，進(jìn)行答辯。指導(dǎo)教師簽名：年月日系主任（或責(zé)任教師）簽名：年月日目錄摘要 . IABSTRAC.T II1 緒論 11.1 集成電路發(fā)展現(xiàn)狀 11.2 集成電路版圖工具 L-edit 簡介 12 全加器原理及一位全加器原理圖設(shè)計(jì) 22.1 一位全加器原理簡介 22.2 實(shí)

3、現(xiàn)一位全加器功能的原理圖設(shè)計(jì) 32.2.1 一位全加器原理圖 3222基于ORCA的一位全加器設(shè)計(jì) 42.2.3 一位全加器的電路圖仿真 73 一位全加器的版圖設(shè)計(jì) 93.1 確定一位全加器版圖結(jié)構(gòu) 93.2 源漏共享縮小版圖面積 93.3 版圖所需基礎(chǔ)器件繪制編輯 113.3.1 PMOS、NMO等基礎(chǔ)器件編輯 113.3.2 兩輸入與非門與異或門的繪制編輯 123.3.3 源漏共享得到版圖 133.4 繪制最終一位全加器版圖 144 心得體會(huì) 175參考文獻(xiàn) 17摘要加法運(yùn)算是數(shù)字系統(tǒng)中最基本的運(yùn)算，為了更好地利用加法器實(shí)現(xiàn)減法、乘法、除法 等運(yùn)算，需要對(duì)全加器進(jìn)行功能仿真設(shè)計(jì)和分析。另外

4、通過全加器可以對(duì)其它相關(guān)電路有 所了解。本文用對(duì)一位全加器進(jìn)行了全面的分析，根據(jù)其邏輯功能及結(jié)構(gòu)，分別利用ORCA軟件和 L-EDIT 軟件對(duì)電路進(jìn)行了系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和版圖設(shè)計(jì)。在畫電路元器件的版圖 需要熟練使用版圖設(shè)計(jì)軟件，熟悉電路知識(shí)和版圖設(shè)計(jì)規(guī)則，掌握MOS管等基本元器件的內(nèi)部結(jié)構(gòu)及版圖畫法，通過對(duì)門電路和一位全加器電路的版圖設(shè)計(jì)，熟悉電路元器件的版 圖布局，元器件版圖間的連線等設(shè)計(jì)方法，在版圖設(shè)計(jì)規(guī)則無誤的前提下做到電路的版圖 結(jié)構(gòu)緊密，金屬連線達(dá)到最優(yōu)化的目的。關(guān)鍵詞:ORCAD軟件；L-EDIT軟件；全加器；電路設(shè)計(jì)；版圖設(shè)計(jì)ABSTRACTAddition operation

5、 is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .The paper has a comprehensive analysis to the full adder. Accor

6、ding to its logic function and structure, the circuit design, circuit design and layout design are carried out by ORCADsoftware and L-EDIT software respectively. In the drawing circuit components layout proficiency in the use of layout design software, familiar with the circuit knowledge and layout

7、design rules, master MOS tube and other basic components of the internal structure and layout drawing method, through the gate circuit and a full adder circuit layout design , Familiar with the layout of the circuit components, wiring layout between components and other design methods, layout rules

8、in the correct layout under the premise of the circuit structure close to the metal connection to achieve the purpose of optimization. KEYWORD：SORCADsoftware; L-edit software; a full adder ，circuit design; layout design1 緒論1.1 集成電路發(fā)展現(xiàn)狀集成電路的出現(xiàn)與飛速發(fā)展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺俊＝鼛啄?，?國集成電路產(chǎn)業(yè)取得了飛速發(fā)展。中國集成電路產(chǎn)業(yè)已經(jīng)成為

9、全球半導(dǎo)體產(chǎn)業(yè)關(guān)注的焦點(diǎn)， 即使在全球半導(dǎo)體產(chǎn)業(yè)陷入有史以來程度最嚴(yán)重的低迷階段時(shí)，中國集成電路市場(chǎng)仍保持 了兩位數(shù)的年增長率，憑借巨大的市場(chǎng)需求、較低的生產(chǎn)成本、豐富的人力資源，以及經(jīng) 濟(jì)的穩(wěn)定發(fā)展和寬松的政策環(huán)境等眾多優(yōu)勢(shì)條件，以京津唐地區(qū)、長江三角洲地區(qū)和珠江 三角洲地區(qū)為代表的產(chǎn)業(yè)基地迅速發(fā)展壯大，制造業(yè)、設(shè)計(jì)業(yè)和封裝業(yè)等集成電路產(chǎn)業(yè)各 環(huán)節(jié)逐步完善。目前，中國集成電路產(chǎn)業(yè)已經(jīng)形成了 IC 設(shè)計(jì)、制造、封裝測(cè)試三業(yè)及支撐配套業(yè)共 同發(fā)展的較為完善的產(chǎn)業(yè)鏈格局，隨著 IC 設(shè)計(jì)和芯片制造行業(yè)的迅猛發(fā)展，國內(nèi)集成電 路價(jià)值鏈格局繼續(xù)改變，其總體趨勢(shì)是設(shè)計(jì)業(yè)和芯片制造業(yè)所占比例迅速上升。作為

10、電子科學(xué)與技術(shù)專業(yè)的一門重要的實(shí)踐課程，集成電路課程設(shè)計(jì)主要目的是使學(xué) 生熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)基礎(chǔ)。提高學(xué)生綜合運(yùn) 用已掌握的知識(shí)，利用相關(guān)軟件，進(jìn)行集成電路芯片的能力。集成電路設(shè)計(jì)的流程：系統(tǒng) 設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)（包括：布局布線驗(yàn)證） 、版圖設(shè)計(jì)版圖后仿真（ 加上寄生 負(fù)載后檢查設(shè)計(jì)是否能夠正常工作） 。1.2 集成電路版圖工具 L-edit 簡介L-Edit 是一個(gè)圖形編輯器， 它允許生成和修改集成電路掩模版上的幾何圖形。 鼠標(biāo)接 口允許用戶執(zhí)行一般圖形操作。 既可使用鼠標(biāo)訪問下拉菜單也可以使用鍵盤來調(diào)用 L-Edit 命令。（1）文件和單元 使用

11、文件、單元、連接器、掩?；獊砻枋霾季衷O(shè)計(jì)，一個(gè)文件可以有任意多個(gè) 單元組成，在典型設(shè)計(jì)中，這些單元可以有層次關(guān)系，也可以相互獨(dú)立，單元可以包括任 意數(shù)量的掩?；瓦B接件，以及兩者的組合，掩模單元由矩形、圖、直線、多邊形和技術(shù)層端口組成。(2) 層次 完全層次性的單元可以包含別的單元的連接件。一個(gè)連接件是一個(gè)單元的“拷貝” ； 如果編輯連接單元，這種改變將反映到那個(gè)單元的所有連接件上。L-Edit 對(duì)層次不作限制。 單元可以包含單元的連接件， 被包含的單元又可以包含別的 連接件。這樣就形成了單元層次。在層次結(jié)構(gòu)中可以有任意級(jí)。 L-Edit 不能用于分離的 層次結(jié)構(gòu)，連接件和基元幾何圖形都可

12、以存在于層次結(jié)構(gòu)的任意級(jí)中的同一單元內(nèi)。(3) 單元設(shè)計(jì)L-Edit 是一個(gè)低層次的，全定掩模編輯器，該編輯器不能執(zhí)行層的自動(dòng)轉(zhuǎn)換。(4) 層規(guī)劃L-Edit 是一個(gè)高層規(guī)劃工具。用戶可以選擇要顯示的連接件，它顯示一個(gè)邊框，中間 顯示單元名，也可以顯示掩模幾何圖形。使用內(nèi)部隱藏時(shí)，可以操作用戶設(shè)計(jì)的大型芯片 級(jí)塊，以獲得所需要的層規(guī)劃。用戶可使用用于操作基元的幾何圖形的命令。(5) 文件格式L-Edit能輸出兩種掩模布局交換格式(CIF, GD0 )以及Tanner Research公司的二 進(jìn)制數(shù)據(jù)庫的格式 TDB(Tanner Data Base)， L-Edit 能夠讀取 CIF( Ca

13、ltech Intermediate Form)和 TDB文件。(6) L-Edit 支持對(duì)象L-Edit 支持九種對(duì)象：框、直線、圖、多邊形、圓形、扇形、圓環(huán)形,端口和單元連 接元件,所有對(duì)象可以用同樣的方式來建立和編輯,移動(dòng)和選擇。 L-Edit 不能對(duì)用戶繪制 的圖形進(jìn)行修改。 L-Edit 是面向?qū)ο蟮脑O(shè)計(jì)工具,而不是位圖編輯器。2 全加器原理及一位全加器原理圖設(shè)計(jì)2.1 一位全加器原理簡介一位全加器 (FA) 的邏輯表達(dá)式為：(2-1)S Ai BiCi 1Ci Abi BiCi 1 ACi 1（2-2）其中Ai,Bi為要相加的數(shù)，Ci-1為進(jìn)位輸入；Si為和，Ci是進(jìn)位輸出；0如果

14、要實(shí)現(xiàn)多位加法可以進(jìn)行級(jí)聯(lián)，就是串起來使用；比如32位+32位，就需要32個(gè)全加器；這種級(jí)聯(lián)就是串行結(jié)構(gòu)速度慢，如果要并行快速相加可以用超前進(jìn)位加法，超前進(jìn) 位加法前查閱相關(guān)資料；如果將全加器的輸入置換成 A和B的組合函數(shù)Xi和丫（S0-S3控制），然后再將X,Y和進(jìn) 位數(shù)通過全加器進(jìn)行全加，就是 ALU的邏輯結(jié)構(gòu)。即 X=f （ A，B）Y=f（ A，B）不同的控制參數(shù)可以得到不同的組合函數(shù)，因而能夠?qū)崿F(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。對(duì)兩 個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位“和”及向高位“進(jìn)位”。全加器有三個(gè)輸入端，二個(gè)輸出端，其真值表如下所示。 表2-1 一位全加器真值表AiB

15、iCi-1SiCi00000001100101001101100101010111001111112.2實(shí)現(xiàn)一位全加器功能的原理圖設(shè)計(jì)2.2.1 一位全加器原理圖r57VrI Ai><5TI<cTl圖2-1一位全加器原理圖對(duì)一位全加器邏輯表達(dá)式進(jìn)行分析而后轉(zhuǎn)化成為與非的形式便得到如上圖所示的原 理圖。該原理圖由2個(gè)異或門和3個(gè)兩輸入與非門構(gòu)成并實(shí)現(xiàn)?；贠RCAI的一位全加器設(shè)計(jì)1、異或門的原理圖設(shè)計(jì)與編輯異或門 （英語：Exclusive-OR gate，簡稱 XOR gate，又稱 EOR gate、ExOR gate） 是數(shù)字邏輯中實(shí)現(xiàn)邏輯異或的邏輯門。有多個(gè)輸入端、1

16、個(gè)輸出端，多輸入異或門可由 2輸入異或門構(gòu)成。若兩個(gè)輸入的電平相異，則輸出為高電平1;若兩個(gè)輸入的電平相同，則輸出為低電平0。亦即，如果兩個(gè)輸入不同，貝U異或門輸出高電平。邏輯表達(dá)式：7 - ' F ' 一（為“異或”運(yùn)算符）（2-3）表2-2 異或門真值表AB輸出丫000011101110為實(shí)現(xiàn)該邏輯電路我們用到了 3個(gè)PMO、3個(gè)NMO以及高電平VDD和低電平GND其 邏輯電路圖如圖2-2所示117W2SJ1C2M10WZSK1 mL 一M14M2SK10?911MI3匕 M2EK10S91C-2圖2-2 ORCAD下異或門原理圖2、兩輸入與非門兩輸入與非門由兩個(gè)PMOS口

17、兩個(gè)NMO,外加高點(diǎn)高電平VDD接地端GN*個(gè)以及導(dǎo)線組成最終如下圖所示:M4SVdcA>0Z>4 帖盟-Q圖2-3 ORCAD下兩輸入與非門原理圖3、得到最終原理圖如前，該一位全加器邏輯圖由2個(gè)異或門和3個(gè)兩輸入與非門構(gòu)成并實(shí)現(xiàn)，共有三個(gè) 輸入端Ai,Bi,Ci-1以及兩個(gè)輸出端S, Ci。最終的原理圖如下圖所示：圖2-4 ORCAD下一位全加器原理圖223 位全加器的電路圖仿真可分別看到輸入端口 v (Ai)、v (Bi)、v (Ci-1 )和輸出端口 v (Si)、v (Ci)的波形。圖2-5輸入端口( Ai、Bi、Ci-1 )波形4圖2-6一位全加器輸出端口( Si、Ci)

18、仿真波形由前所知，一位二進(jìn)制全加器是對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加,產(chǎn)生本位“和”及向高位“進(jìn)位”。與真值表進(jìn)行對(duì)比表2-3 一位全加器真值表AiBiCi-1SiCi在圖3-7的波形中我們可以看到:在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1在輸入Ai Bi Ci-1為0 0 0時(shí)，輸出Si Ci輸出為0 0為1 0 0時(shí)，輸出 為00 1時(shí)，輸出 為0 1 0時(shí)，輸出 為10 1時(shí)，輸出 為0 1 1時(shí)，輸出 為10 1時(shí)，輸出 為1 1

19、1時(shí)，輸出Si Ci輸出為1 0Si Ci輸出為1 0Si Ci輸出為1 0Si Ci輸出為0 1Si Ci輸出為0 1Si Ci輸出為0 1Si Ci輸出為1 1與真值表切合，所以綜上所述，圖2-5和圖2-6的仿真波形是完全正確的3一位全加器的版圖設(shè)計(jì)3.1確定一位全加器版圖結(jié)構(gòu)根據(jù)第二章中的原理圖，可得到該一位全加器版圖是由兩個(gè)異或門電路及三個(gè)與非門電路級(jí)聯(lián)而成。圖3-1 一位全加器原理圖3.2源漏共享縮小版圖面積電a圖3-2源漏共享原理圖解 1將所有A點(diǎn)連接在一起，所有B點(diǎn)連接在一起，所有C點(diǎn)連接在一起構(gòu)成一個(gè)完整的 器件。最小間隔規(guī)則迫使各晶體管分開，不同的端點(diǎn)之間必須間隔一個(gè)最小的距

20、離，但這 樣的連接方式浪費(fèi)了大量的空間。圖3-3源漏共享圖解2晶體管的源漏對(duì)稱可互換，將第二個(gè)、第四個(gè)器件左右翻轉(zhuǎn)，兩個(gè)B點(diǎn)彼此相對(duì)兩個(gè)個(gè)A點(diǎn)彼此相對(duì)，兩個(gè)晶體管之間更加靠近JdJJd 2 J J J .- -'I .J建矢J JI J J： J J Jd JJ - -il » *J J ,i3 Ji J 打jdUJ JJ J2 J J止d Jld亠 dd.j JJ.J JHJJJd JJJJfJiJ J.J*2J J J,J| j JJJ J JJi J J,丿鼻JJi J JJJi J JJ J JJd*.JJ J Jd>JIJIJ JJC C C C圖3-4源漏共

21、享圖解3將第一個(gè)、第二個(gè)晶體管原先獨(dú)立的源漏區(qū)合并，這個(gè)合并的區(qū)域既可以是一個(gè)晶體 管的源，同時(shí)也可以是另外一個(gè)晶體管的漏，繼續(xù)合并直到所有的晶體管之間端點(diǎn)組接成 對(duì)。這樣不僅消除了晶體管之間的空間，而且，通過合并器件的相關(guān)部分使空間更節(jié)省。 只要是相同的端點(diǎn)，任何兩個(gè)相鄰的晶體管都可以采用源-漏共用技術(shù)。通過源漏共享可 有效縮減版圖面積。3.3版圖所需基礎(chǔ)器件繪制編輯331 PMOS、NMO等基礎(chǔ)器件編輯根據(jù)下列規(guī)則對(duì)PMOS NMO進(jìn)行繪制編輯得到其版圖；1、無論在電路圖中還是在版圖中，PMO晶體管都與VDD相連接；2、在電路圖和版圖中，NMO晶體管都與VSS相連接；3、 在電路圖和版圖中

22、，NMO晶體管和PMO晶體管的柵極有相同的IN信號(hào)，而其漏極有 相同的OUT信號(hào)；4、兩種晶體管的寬度不同；5、對(duì)于N阱來說，N+區(qū)域?qū)嶋H上是與VDD相連接的，而電路圖中沒有顯示這一連接關(guān)系；6、對(duì)于襯底來說，P+區(qū)域?qū)嶋H上是與VSS相連接的，而電路圖中沒有顯示這一連接關(guān)系。 - " = I i =>一= tslt=e = : rYJL<'lB聰lr二-lfE.?!t.F-<:'.?s.,-<,:-?">!,._ jv !*、r r、匚“%* *%- - r .r .*%" 4 r、*.%.!%.？ *>-“ -

23、 Lh r * FSL、r .11-.I<:. .'.!.、; I-.、 .!:.l"uI. .Is" .".1:.9.1:! . i.l Inrlls】 .""L<:. f-ll,!J.;-'s I.:-r.必口庶總理滋”總君怎sb滋H觀才 sir禺委專=-:,l-:L:.£:7-.,<,:.nwm L '>: * 一："r-tt- “fau.rrr mILF; rprsuT-.-rJf r -亠 1 . u. SL!、-.i 1%I!-:JJriN"- J1!-:

24、- h.-d JII】!.;!:"a 忙 一1-1 I1.'I*-.、%!-I“ = r L h h:rl、- ;K-hs-,l-bJ"FJ>s"Frn"l*,-.i,lsr“WJ%r rhWI 卜：“ ,'-.t>./?i7?'-p,ly-;-*ar-l-:-:A-:L-:I-.-.-A-JmEJJ-:-:-;- .'?:叮-.:-.:-:工弋隔傘衷-:寧丈邙至 L = 1 . - -I rrF:h - FsrslrrLL.<:.?i:Jn ! 芒T強(qiáng)Hw.-: .>lir".-r -a

25、! ErrMir "AJ: AL f、：!;.!、 1 m % t i :%h -?HIE /號(hào) E*<KS. n I < J." -. :- 鋳篋"- "!:t:i s Fgla; r .-r-.- _z 9S 9 »* :r:*lss?.!?;:.!« . 區(qū)s角蠶多tsbjjrt I If I - I > > !| I I > ' :、 .14 -、W亠 u>: I-:.-!>.-." "&V、hl"-.J,/'lJlJr?u'

26、;r1,-l>l-i*.»i'?-rJ':-一* 一 J-:-二?."$.¥.?丈密:k富 ¥:!fF-:-.;-.: :gg:溜g-g-:gg:g;p:"g:gg. "1"”"”"“""和初 “即->'”1, -:,!:.:f».,<llT,».!"s*l:!l"li"-,«i.-;Jl:,>l.,- I m-!;: 劣呀花左常玄護(hù):=:d.褒總盍亠 ILI-ILI-* s&g

27、t;- 1>! c 1 .：I t ，: ! ! I I.I:.-:戲丐!.-s.,.-:.,.-.-l,;.-?:.l,.R4hF、n;、-斗：vsrF I s r*.:mln i hh -亠 I . >." 'l'lJ.-.£s-;5l'l-lE-""'!'.r、«-:r'lu ju.'».u*.>.sJ±: -F r - 9- a 9 - - » ad" - 9a -H » h- n r L "dr ML

28、r、-:" = qr “r . s V.tut - 1" . . Ik.- - L I. "s .s 11 “ > h , . :-J.-:.: ! ;/'-l.、f:JJ:7y.G>:w?i u - - - - 1!'1 I » u 1 i - 1»! % I .% .n " SI nm-. 1 - ii'.uniL "r 址命劃t-:稱S-I® .;:ja:m.- -far ks » hLr HiusMf那.:g'0M-JJiL:-: JPfTiT : 11

29、1 "F -r- B 51.;?:r->-: :.-Lw 、 .-%s- 1 1% «-.-:r"i;:?: 存-aF: > - B -sSL-.:"I11 llu.,!;、:圖3-5 PMOS版圖GJ'!ra'-«<,R GrF" 丿Ta'GrB-'Ji* LNVs.y"芳片mN) a - B z Ba - B - - B & - p - a - - B - I W:-? w 丿 / b wi-h. w-訶# /- - J - -r - - - J- B1 - -

30、- 占瀏:心禺觀番參:盤寥.觀s廣嚴(yán)-“>X.>I»"丿悄35 空:i:<-:w 曲11-"4, ,*" *«G(r!B>r “，"-”#»!->亠:/mA .-. -j:-.i«'<-,i.l,:-I»i,:-L- - .r.xmc -I - si«ll .- B-,"f . I rp . .- J* I. p s-rs>.- . 參二：:;:.:密.義核 ri4. ! s4:1 * J._ -> - a-Ba-9 - - -

31、".副?:=-:<:> BBS-. J- s' .1>.!,. J" J . “4 Jh pf" . / r討f -" .-.-»- 丄1 B- J.< ! .1._.1 I- . ."丿/丿.H-w* VWJ匸 F叮.»V .».1 .陥禺版.<.:!,-£.< r-l-“-.-.I».- 衛(wèi)工§?塑圖3-6 NMOS版圖畫完要進(jìn)行設(shè)計(jì)規(guī)則檢查，點(diǎn)擊菜單 Tool DRC如下圖所示:oolsWindow HelpAFc rikg roup廠

32、 Cs D d T_、=CwlfluitrA7眩看 Fisrf g T-Cvllsi feGenEit日 L曰，召Q(mào)efir Generofel LoyeriUfCStop DRCDRC Box loj匚1n口lnKBZZDEn-able Orlrbe DRCAhtD+DflEC Error Navg&tsrSPRTr+Node HighlighiiHgJGelo Devke-uuAh+G+*Crois-Section.Activate Ccnnrrkand Line*Schematic Driive-n L aye Lit+*Mcr9.Rk-piLridt MjtrtjLJRC “t

33、upC1i!K Ik Ge-ame-try FlagSi-i.Cear Error La/r.Efl L-tdit - (CellO yuriLd3llIdbJlHA Fie Ldit iew Drw Cell S-etupAdd-ln-s圖3-7 MOS管DRC驗(yàn)證如果無DRC錯(cuò)誤可進(jìn)行之后的器件繪制.如果存在錯(cuò)誤在規(guī)則下進(jìn)行修改。兩輸入與非門與異或門的繪制編輯根據(jù)之前與非門和異或門原理圖，將 PMOS NM0S4行級(jí)聯(lián)合并組合成如下圖的兩輸 入與非門和異或門。圖3-8 兩輸入與非門上圖是兩輸入與非門的原理圖與版圖對(duì)比，上半部分由2個(gè)PMO并聯(lián)，下部由2個(gè)NMO串聯(lián)進(jìn)行級(jí)聯(lián)得到兩輸入與非門。

34、圖3-9 異或門版圖根據(jù)前文的異或門原理圖，將POM NMO進(jìn)行組合級(jí)聯(lián)得到異或門版圖源漏共享得到版圖將3個(gè)量輸入與非門進(jìn)行源漏共享合并成如下圖所示的版圖:圖3-10三個(gè)兩輸入與非門源漏共享圖圖3-11異或門源漏共享圖3.4繪制最終一位全加器版圖與非門進(jìn)行合并接下來一位全加器原理圖與版圖進(jìn)行對(duì)比，將前面繪制好的異或門、 級(jí)聯(lián)，得到最終的一位全加器版圖圖3-12 一位全加器原理圖<5TI<cTl圖3-13 一位全加器版圖由原理圖可看出上半部分由2個(gè)異或門構(gòu)成，下半部分由3個(gè)兩輸入與非門構(gòu)成。AiBi為其中一異或門的輸入，同時(shí)也是下端一與非門的輸入。前一異或門的輸出與Ci-1同為第二個(gè)異或門的輸入，輸出為 Si。同