線陣CCD驅動的FPGA時序設計

1、中國海洋大學2007級電子信息科學與技術 線陣 CCD 驅動的FPGA時序設計實驗組成員：袁航 周杰 趙寧 楊劍波 摘要：CCD，英文全稱：Charge-coupled Device，中文全稱：電荷耦合元件?？梢苑Q為CCD圖像傳感器。CCD是一種半導體器件，能夠把光學影像轉化為數字信號。 CCD上植入的微小光敏物質稱作像素（Pixel）。一塊CCD上包含的像素數越多，其提供的畫面分辨率也就越高。CCD的作用就像膠片一樣，但它是把圖像像素轉換成數字信號。CCD上有許多排列整齊的電容，能感應光線，并將影像轉變成數字信號。由于CCD的轉換效率、信噪比等光電特性只有在合適的時序驅動下才能達到設計所規(guī)定

2、的最佳值，輸出穩(wěn)定可靠的信號，因此，驅動電路的設計也就成為其應用中的關鍵問題之一。關鍵詞：CCD；時序；驅動仿真一、實驗設計要求 設計一線陣CCD驅動時鐘，用一輸入的clk,驅動CCD、AD、FIFO組成的整個CCD系統，并要求有一個復位端reset。二、實驗目的 本實驗主要是設計基于FPGA設計線陣CCD器件復雜驅動電路和整個CCD的電子系統控制邏輯時序的方法，并給出時序仿真波形，通過對線陣CCD驅動電路的時序設計，了解一個系統設計的基本方法，加深了解時序電路的設計方法。三、實驗設備ccd線陣：sonyILX511AD：Analog Devices - AD9224FIFO：Integrat

3、ed Device Technology - IDT7204Cypress - CY7C460A四、背景介紹 AD電路里面的模擬信號轉換為數字信號的電路簡稱AD電路。 FIFO 英文First In First Out 的縮寫，是一種先進先出的數據緩存器，他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序寫入數據，順序的讀出數據，其數據地址由內部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或寫入某個指定的地址。CCDCCD是以電荷作為信號，而不同于其他大多數器件是以電流或者電壓為信號，其基本功能是信號電荷的產生、存儲、傳輸和檢測。當光入射到CC

4、D的光敏面時，CCD首先完成光電轉換即產生與入射光輻射量成線性關系的光電荷。CCD的工作原理是被攝物體反射光線到CCD器件上。CCD根據光的強弱積聚相應的電荷，產生與光電荷量成正比的弱電壓信號，經過濾波、放大處理，通過驅動電路輸出一個能表示敏感物體光強弱的電信號或標準的視頻信號。基于上述將一維光學信息轉變?yōu)殡娦畔⑤敵龅脑?，線陣CCD可以實現圖像傳感和尺寸測量的功能。其顯著特點是：1.體積小重量輕；2.功耗小，工作電壓低，抗沖擊與震動，性能穩(wěn)定，壽命長；3.靈敏度高，噪聲低，動態(tài)范圍大；4.響應速度快，有自掃描功能，圖像畸變小，無殘像；5.應用超大規(guī)模集成電路工藝技術生產，像素集成度高，尺寸精

5、確，商品化生產成本低。因此，許多采用光學方法測量外徑的儀器，把CCD器件作為光電接收器。                 五、設計思路： 在老師的指導下，我們對要設計的數字系統進行了分析，其設計的框圖如下： 在上圖中我們可以清楚地看到我們需要做的是用一個輸入的clk，產生CCD、AD、FIFO所需要的clk，用以驅動它們。CCD需要兩個時鐘：rog和clk,AD和FIFO分別需要一個clk。芯片的選擇： IDT公司的CMOS

6、ASYNCHRONOUS FIFO IDT7203,SONY公司的ILX511系列的CCD和AD9224系列的AD采樣器，這三個片子所需要的clk分別為：根據sony公司的ILX511 系列線陣CCD的技術手冊可以知道，該類型線陣CCD的最好工作時鐘在2MHz條件下，ILX511CCD線陣共有2086個像元，其中只有2048個像源是有效的。前面32個和后面6個像元是啞元。轉換時AD不對這部分像元進行采樣輸出。AD必須在這2048個像源開始采樣，否則會存入FIFO中一些無用的信息。由上圖和技術手冊可知ILX511系列線陣CCD，ROG選通脈沖信號和clk信號之間要求，t7要持續(xù)5000ns；t9

7、要持續(xù)3000ns。另外由該CCD的轉換時序圖可以知道，在時鐘信號的下降沿進行轉換輸出。 由AD9224的技術資料可以知道，該型ADC采用流水線結構轉換頻率高達20MHz的高速12位ADC。該型ADC是上升沿采樣，而且每采樣一個數值要延遲3個時鐘周期。AD的輸出比輸入延遲三個周期，怎樣用一個clk協調三個片子進行工作成了我們這次實驗的關鍵。它的采樣時序如下圖示： 用一計數器count對輸入的clk的上升沿進行計數，在CCD的2048個有效像源以前讓AD和FIFO的clk一直保持在高電平，當到達有效像源時讓AD開始工作，在延時3個周期后，FIFO開始工作，當2048個像源采樣完后，AD的clk再

8、次定義為高電平，在延時3個周期后，FIFO停止工作，這樣就完成了第一個周期，這時我們再讓計數器count清0，繼續(xù)下一周期工作。 IDT7204是高速靜態(tài)RAM，其轉換時序如下圖所示。RAM的寫信號在信號的上升沿數據寫入RAM中。CCD信號轉換前6個時鐘周期所有時鐘信號均輸出高電平，接著ROG輸出10個時鐘周期的低電平后轉換為高電平一直保持到轉換結束。ROG跳變?yōu)楦唠娖胶蠼涍^6個時鐘周期后CCD的clk啟動為時鐘信號。前面32個時鐘周期AD不進行采樣輸出。CCD是下降沿輸出，AD是上升沿進行采樣，可知此時CCD輸出最穩(wěn)定。AD啟動后3個時鐘周期RAM將AD的采樣信號寫入RAM中。采樣完2048

9、個像元后，AD停止采樣，RAM再繼續(xù)寫入3個信號。一次轉換結束后所有信號都輸出6個時鐘周期的高電平。六、設計代碼 輸入引腳功能：en=0時，芯片輸出均為高電平，芯片不可工作； en=1 and clr=1 時，復位輸出均為低電平，計數器清零；en=1 and clr=0 時，芯片工作，輸出CCD數據采集系統的時序。 Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ccddriver IsPort (clk,clr :in std_logic; rog,ccd,ad,fifo:out

10、std_logic); End ccddriver;Architecture Behavior Of ccddriver IsSignal count:integer range 0 to 2110; Signal rog0,ccd0,ad0,fifo0,rog1,ccd1,ad1,fifo1:std_logic; Begin Process(clk,clr)BeginIf en=0 then rog0<='1'ccd0<='1'ad0<='1'fifo0<='1' rog1<='1'

11、ccd1<='1'ad1<='1'fifo1<='1'Elsif clr='1' then count<=0;rog1<='0'ccd1<='0'ad1<='0'fifo1<='0'Elsif clk'event and clk='1' Then count<=count+1; Case count isWhen 0 to 5=> 啟動前面6個時鐘先不用rog0<='1&

12、#39;ccd0<='1'ad0<='1'fifo0<='1'When 6 to 15=> 10個時鐘周期ORG輸出低電平rog0 <='0' ccd0 <='1'ad0 <='1' fifo0<='1'When 16 to 21=> ORG 跳變后，ccd驅動要保持6個時鐘周期才能負跳變rog0 <='1'ccd0 <='1'ad0 <='1'fifo0<=

13、'1'When 22 to 53=> 前面32個啞元，AD不采樣rog0<='1'ccd0<='0'ad0<='1'fifo0<='1'When 54 to 56=> 由于AD是流水線工作，延遲3個時鐘周期才輸出采樣值，Buffer的讀入也要延遲3個時鐘周期rog0<='1' ccd0<='0'ad0<='0'fifo0<='1'When 57 to 2101=>rog0<=

14、9;1'ccd0<='0'ad0<='0'fifo0<='0'When 2102 to 2104=> AD停止采樣Buffer繼續(xù)讀入三個值rog0<='1'ccd0<='0'ad0<='1'fifo0<='0'When 2105 to 2110=>rog0<='0'ccd0<='0'ad0<='1'fifo0<='1' End case;If count>=2110 thencount<=0;End if;End if;End process;rog<=rog0 and rog1; ccd<=(ccd0 or clk) and ccd1; ad <=(ad0 or clk) and ad1; fifo<=(fifo0 or clk) and fifo1; End Behavior;七、時序圖啟動時序：轉換視圖：八、總結 通過本次實驗，我們了解了線陣CCD工作的方式和原