基于FPGA的等精度頻率計的設(shè)計

1、基于FPGA的等精度頻率計的設(shè)計學(xué)生姓名：羅雪晶 指導(dǎo)教師：梁西銀學(xué)生屆別：2009屆 專業(yè)：電子信息工程班級：2005級（1）班 學(xué)號：200572020121摘  要本文提出了一種采用VHDL語言在FPGA（EP1C12Q240C8）平臺上設(shè)計實現(xiàn)等精度頻率計的方法。該方法設(shè)計的頻率測量系統(tǒng)在對頻率變化范圍較大的信號進行頻率測量時能夠滿足高速度、高精度的測頻要求。系統(tǒng)的軟件設(shè)計、編譯、調(diào)試、仿真以及下載工作采用Quartus6.1完成。該等精度頻率計的測量頻率值采用VGA顯示，同時顯示10秒內(nèi)頻率的測量情況，具有良好的人機界面。關(guān)鍵詞：FPGA 、VHDL、等精度、頻率

2、計、VGAABSTRACTThis paper mainly introduces a method which uses VHDL language in the FPGA (EP1C12Q240C8) platform designed to achieve the frequency accuracy. This method is designed frequency measurement system in the frequency range of the signal frequency measurements to meet the high-speed, high-pr

3、ecision frequency measurement requirements. System software designing, compiling, debugging, simulation, and downloading the work are all completed by the use of Quartus 6.1.The system uses VGA display to show the measured value of the frequency of precision, at the same time it shows the frequency

4、of measurements in 10 seconds.This design has a good man-machine interface. And has realized broad band measurement and can meet the request of high speed and high degree of accuracy.KeywordsFPGA,VHDL, Precision survey,frequency meter,VGA目錄引言- 3 -1.原理分析- 4 -1.1等精度頻率測量原理- 4 -1.2誤差分析- 5 -2.概述- 6 -2.1

5、FPGA可編程邏輯器件- 6 -2.2 VHDL硬件描述語言- 7 -2.3 Quartus 開發(fā)環(huán)境- 8 -2.4 E-PLAY-SOPC 系列開發(fā)板- 9 -2.5 EP1C12Q240C8 芯片- 9 -2.6 IP Core- 10 -3.總體設(shè)計- 10 -3.1流程圖設(shè)計- 10 -3.2系統(tǒng)設(shè)計框圖- 11 -4詳細設(shè)計- 13 -4.1 前端信號處理- 13 -4.2 分頻器的設(shè)計- 13 -4.3 除法器的IP Core 調(diào)用- 14 -4.3.1 設(shè)計中的除法器應(yīng)用- 14 -4.3. 2 除法器IP Core的調(diào)用方法如下：- 14 -4.4 譯碼電路的實現(xiàn)- 15 -

6、4.5顯示模塊的設(shè)計實現(xiàn)- 16 -4.5.1方案選擇- 16 -4.5.2 VGA接口的原理- 17 -4.5.3 VGA接口的時序分析- 18 -4.5.4 VGA接口驅(qū)動波形仿真- 19 -4.5.5 VGA接口的驅(qū)動程序的設(shè)計實現(xiàn)- 20 -4.6系統(tǒng)綜合及布局布線- 22 -4.7引腳分配- 22 -5.測試- 23 -5.1 測試儀器- 23 -5.2 測試數(shù)據(jù)- 24 -結(jié)論- 24 -致謝- 25 -參考文獻- 26 -附錄1- 27 -基于FPGA的等精度頻率計的設(shè)計引言頻率是常用的物理量，頻率測量是電子測量技術(shù)中最基本的測量之一。在現(xiàn)代信號分析和處理領(lǐng)域中，高精度的頻率測量

7、有非常重要的意義。常用的測頻方法有計數(shù)法和周期法。計數(shù)法是在預(yù)制的閘門時間Tw內(nèi)測量被測信號的脈沖個數(shù)Nx，進行換算得出被測信號的頻率為fx=Nx/Tw。這種測量方法的測量精度取決于閘門時間和被測信號頻率。當被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。周期法是在被測信號的一個周期Tx內(nèi)，測量標準信號(周期Tc)Fs/Fs的周期個數(shù)Ns，進行換算得出被測信號的頻率為fx=fc/Ns。這種測量方法的測量精度取決于被測信號的周期和計時精度。測量以頻率為參數(shù)的被測信號，通常采用的是測頻法或測周法。但是，當頻率變化較大，如范圍為100Hz100KHz時，測頻法和測周法就存在著很大的局限性，難

8、以實現(xiàn)寬頻帶、高精度的測量。所以，當要求有一種測頻方法能對頻率變化范圍較大的信號進行高精度的測量時，就必須采用等精度的測頻技術(shù)。本文采用的測量方法克服了以上兩種方法的缺點，測頻精度與被測信號的頻率大小無關(guān)，從而保證了頻率的等精度測量。本文運用等精度測量原理，采用基于FPGA的VHDL語言設(shè)計了一款數(shù)字頻率計，該頻率計可在較寬定的頻率范圍內(nèi)對頻率進行測量，并可通過調(diào)整閘門時間預(yù)置測量精度。選取的這種綜合測量法作為數(shù)字頻率計的測量算法，提出了基于FPGA 的數(shù)字頻率計的設(shè)計方案。給出了該設(shè)計方案的實際測量效果，證明該設(shè)計方案切實可行，能達到較高的頻率測量精度。1.原理分析1.1等精度頻率測量原理基

9、于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，在實用中有較大的局限性。而等精度頻率計不但具有較高的測量精度，并且在整個頻率區(qū)域保持恒定的測量精度。等精度頻率測量技術(shù)又叫做多周期同步測量計算，是在直接測頻方法的基礎(chǔ)上發(fā)展起來的。它的閘門時間不是固定的值。而是被測信號周期的整數(shù)倍，即與被測信號同步，消除了對被測信號計數(shù)所產(chǎn)生±1個字的誤差，測量精度大大提高，而且達到了在整個測量頻段的等精度測量。其測頻原理圖如圖1所示。圖1 等精度測量原理波形圖由圖可知，等精度測量法的機理是在標準頻率比較測量法的基礎(chǔ)上改變計數(shù)器的計數(shù)開始和結(jié)束與閘門門限的上升沿和下降沿的嚴格關(guān)系。在測量過

10、程中，有兩個計數(shù)器分別對標準頻率信號和被測頻率信號同時計數(shù)。首先給出閘門開啟信號（預(yù)置閘門上升沿），當閘門門限的上升沿到來時，如果待測量信號的上升沿未到時兩組計數(shù)器也不計數(shù)，只有在待測量信號的上升沿到來時，兩組計數(shù)器才開始計數(shù)；然后預(yù)置閘門關(guān)閉信號（下降沿）到時，如果待測量信號的一個周期未結(jié)束時兩組計數(shù)器也不停止計數(shù)，只有在待測量信號的一個周期結(jié)束時兩組計數(shù)器才停止計數(shù)。完成一次測量過程?？梢钥闯?，實際閘門時間T與預(yù)置閘門時間T1并不嚴格相等，但差值不超過被測信號的一個周期。這樣就克服了待測量信號的脈沖周期不完整的問題，其誤差只由標準頻率信號產(chǎn)生，與待測量信號的頻率無關(guān)。因此可以實現(xiàn)精度的恒定

11、。等精度頻率計的原理圖如圖2所示圖2 等精度頻率計原理圖圖中預(yù)置門控信號是寬度為T的一個脈沖，Bcount和Dcount是兩個可控計數(shù)器，標準頻率信號從Bcount的時鐘輸入端clk輸入，其頻率為Fs；經(jīng)整形后的被測信號從Dcount的時鐘輸入端clk輸入，當預(yù)置門控信號為高電平時，經(jīng)整形后的被測信號的上沿通過控制模塊的en端同時啟動計數(shù)器Bcount和Dcount。Bcount、Dcount分別對被測信號(頻率為Fx)和標準頻率信號(頻率為Fs)同時計數(shù)。當預(yù)置門信號為低電平時，隨后而至的被測信號的上沿將使這兩個計數(shù)器同時關(guān)閉。設(shè)在一次預(yù)置門時間T中對被測信號計數(shù)值為Nx；對標準頻率信號的計

12、數(shù)值為Ns，則下式成立：Nx/Fx=Ns/Fs （1）則待測頻率信號的頻率值為：Fx=(Nx/Ns)Fs （2）1.2誤差分析設(shè)在1次實際閘門時間T中計數(shù)器對被測信號的計數(shù)值為Nx，對標準信號的計數(shù)值為Ns。標準信號的頻率為Fs，則有：Nx/Fx=Ns/Fs （1）Fx=(Nx/Ns)Fs （2）有式（2）可知，若忽略標額的誤差Fs，則等精度頻率測量可能產(chǎn)生的相對誤差為=（|Fx-Fe|Fe）× 100% （3）其中，F(xiàn)e為被測信號頻率的準確值。在測量中，由于Fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間T內(nèi)對Fx的計數(shù)Nx無誤差（T=Nx-tx）；對Fs的計數(shù)Ns最多相差

13、1個數(shù)的誤差，即|Ns|1,其測量頻率為:Fe=Nx/(Ns +Ns)/Fs （4）由以上（1）、（2）、(3)式可得=|Ns|/Ns （5）測量的相對誤差小于1/Ns，而Ns=T×Fs(T為實際閘門時間)，所以，只要選定標準頻率和時間閘門，相對誤差是個確定的值，和被測頻率的大小無關(guān)，從而實現(xiàn)了等精度測量。由相對誤差公式可以得出以下結(jié)論：(1)相對測量誤差與頻率無關(guān)。(2)增大T或提高Fs，可以增大Ns，減少測量誤差，提高測量精度。(3)標準頻率誤差為Fs/Fs。(4)等精度測頻方法測量精度與預(yù)置門寬度和標準頻率有關(guān)，與被測信號的頻率無關(guān)。在預(yù)置門時間和常規(guī)測頻閘門時間相同，而被測信

14、號頻率不同的情況下，等精度測量法的測量精度不變，而常規(guī)的直接測頻法精度隨著被測信號頻率的下降而下降。2.概述2.1 FPGA可編程邏輯器件FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。它利用計算機輔助設(shè)計，繪制出實現(xiàn)用戶邏輯的原理圖、編輯布爾方程式或用硬件描述語言等方式作為設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；然后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。這樣就實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路的目的。

15、FPGA自1985年由美國 Xilinx 公司發(fā)明以來，得到非常迅速的發(fā)展。FPGA顯著的優(yōu)點是開發(fā)周期短、投資風(fēng)險小、產(chǎn)品上市速度快、市場適應(yīng)能力強和硬件升級回旋余地大，而且當產(chǎn)品定型和產(chǎn)量擴大后，可將在生產(chǎn)中達到充分檢驗的VHDL設(shè)計迅速實現(xiàn)ASIC投產(chǎn)。由于它的諸多優(yōu)點，日益受到系統(tǒng)設(shè)計工程師的青睞。它將定制ASIC的高集成度，高性能的優(yōu)點與用戶可編程器件(PAL，GAL)的靈活方便的特點結(jié)合在一起，從而避免了用定制ASIC設(shè)計的高成本、高風(fēng)險、設(shè)計周期長和使用可編程器件低密度的缺點?？梢哉f，F(xiàn)PGA的出現(xiàn)是電路器件和電路設(shè)計領(lǐng)域的一場革命。FPGA具有硬件結(jié)構(gòu)可重構(gòu)的特點。適合于算法結(jié)

16、構(gòu)固定、運算量大的前端數(shù)字信號處理。新近推出的FPGA產(chǎn)品都采用多層布線結(jié)構(gòu)，更低的核心電壓，更豐富的IO管腳，容量可達到100 k個邏輯單元（LES），內(nèi)置嵌入式RAM資源，內(nèi)部集成多個數(shù)字鎖相環(huán)，多個嵌入的硬件乘法器，所有這一切都使得FPGA在數(shù)字信號處理領(lǐng)域顯示出自己特有的優(yōu)勢。FPGA作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊

17、IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等，本設(shè)計使用ALTERA公司的EP1C12Q240C8芯片。2.2 VHDL硬件描述語言VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)誕生于1982年，1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言 。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHD

18、L的內(nèi)容，公布了新版本的VHDL，即IEEE標準的1076-1993版本（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界

19、面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的。與其他的硬件描述語言相比，VHDL具有更強的行為描述能力 ：VHDL豐富的仿真語句和庫函數(shù)，使得在設(shè)計的早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬； VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能；對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表；VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，

20、也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。2.3 Quartus 開發(fā)環(huán)境Altera Quartus II設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)(SOPC)提供全面的設(shè)計環(huán)境。Quartus II 軟件含有 FPGA 和 CPLD 設(shè)計所有階段的解決方案 ( 圖3 )。此外，Quartus II 軟件為設(shè)計流程的每個階段提供 Quartus II 圖形用戶界面、EDA工具界面以及命令行界面。可以在整個流程中只使用這些界面中的一個，也可以在設(shè)計流程的不同階段使用不同界面。圖3 Quartus 的設(shè)計流程2.4 E-PLAY-SOPC 系列開

21、發(fā)板E-Play-SOPC 適配器為符合 E_Play 總線標準的 SOPC 適配器，同時作為 EDA-VI 的標準適配器使用，通過 E_Play 總線插槽可以方便的外擴多種功能板，用戶也可以自行制作開發(fā)適合自己功能板，通過 E_Play 總線插槽方便的與適配器及其它功能板進行連接組成一個小型應(yīng)用系統(tǒng)。E_Play-SOPC適配器布局如圖4:圖4 E_Play-SOPC適配器布局圖2.5 EP1C12Q240C8 芯片EP1C12Q240C8是 ALTERA公司的Cyclone系列芯片，它支持50MHZ的內(nèi)部時鐘頻率，可以提供12060個邏輯單元，239616 bits的存儲器單元，內(nèi)嵌了2個

22、鎖相環(huán)。其型號標識和參數(shù)如下表所示。EP1C12Q240C8 / EP1C12Q240C8N 的型號標識EP1C系列標識，屬于Cyclone12器件型號Q封裝為PQFP (1)240引腳數(shù)C應(yīng)用級別為商業(yè)級 (2)8速度等級N 符合無鉛標準EP1C12Q240C8 / EP1C12Q240C8N 其他參數(shù)家族FPGAI/O口數(shù)目173 工作電壓1.4V3.6V 工作溫度0 85 2.6 IP Core隨著FPGA技術(shù)的發(fā)展，芯片的性能越來越強、規(guī)模越來越大、開發(fā)的周期越來越長，使得芯片設(shè)計業(yè)正面臨一系列新的問題：設(shè)計質(zhì)量難以控制，設(shè)計成本也越來越高。IP（Intelligence Proper

23、ty）技術(shù)解決了當今芯片設(shè)計業(yè)所面臨的難題。IP是指可用來生成ASIC和PLD的邏輯功能塊，又稱IP核（IP Core）或虛擬器件（VC）。設(shè)計者可以重復(fù)使用已經(jīng)設(shè)計并經(jīng)過驗證的IP核，從而專注于整個系統(tǒng)的設(shè)計，提高設(shè)計的效率和正確性，降低成本。 IP核（IP Core）是指用于產(chǎn)品應(yīng)用專用集成電路（ASIC）或者可編輯邏輯器件（FPGA）的邏輯塊或數(shù)據(jù)塊。將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊，如FIR濾波器，SDRAM控制器，PCI接口等等設(shè)計成可修改參數(shù)的模塊，讓其他用戶可以直接調(diào)用這些模塊，這樣就大大減輕了工程師的負擔，避免重復(fù)勞動。隨著CPLD/FPGA的規(guī)模越來越大，設(shè)計越來越復(fù)

24、雜，使用IP核是一個發(fā)展趨勢。理想地，一個知識產(chǎn)權(quán)核應(yīng)該是完全易操作的也就是說，易于插入任何一個賣主的技術(shù)或者設(shè)計方法。豐富的IP內(nèi)核模塊庫為快速地設(shè)計專用集成電路和單片系統(tǒng)以及盡快占領(lǐng)市場提供了基本保證。3.總體設(shè)計3.1流程圖設(shè)計根據(jù)等精度測頻的基本原理，本文設(shè)計方案的基本思想是分為十個模塊來實現(xiàn)其功能，如圖5所示，并且分別用VHDL硬件描述語言對其進行編程，并在EDA（電子設(shè)計自動化）工具的幫助下，用FPGA（EP1C12Q240C8）實現(xiàn)等精度頻率計的設(shè)計原理及相關(guān)程序。首先，預(yù)置閘門時間，然后使標準頻率輸入標準頻率計數(shù)器，待測頻率通過施密特觸發(fā)器整形后輸入待測頻率計數(shù)器，在同一個閘門

25、時間的控制下，令兩個計數(shù)器開始計數(shù)，閘門時間關(guān)閉后計數(shù)器停止計數(shù)，并在下一個閘門時間到來之前將計數(shù)器清零；將讀取的待測計數(shù)器和標頻計數(shù)器的計數(shù)值分別送入乘法器和除法器，運算的最終結(jié)果四舍五入后送入譯碼器進行BCD轉(zhuǎn)換，將結(jié)果送入鎖存器，最后做柱形換算和顯示。控制閘門時間讀取標準頻率計數(shù)值Ns讀取待測頻率計數(shù)值Nx10×Nx×Fs10×Nx×FsNsBCD轉(zhuǎn)換VGA顯示余數(shù)四舍五入頻率分布柱形換算施密特觸發(fā)器標準頻率待測頻率標準頻率鎖存器圖5 設(shè)計流程圖3.2系統(tǒng)設(shè)計框圖 根據(jù)系統(tǒng)設(shè)計流程圖擬定系統(tǒng)框圖。由于等精度頻率計是一個需對頻率信號進行等精度測量和顯

26、示的系統(tǒng)，因此它需要設(shè)置控制電路、計數(shù)電路、計算電路、譯碼顯示電路等。控制電路的功能是對計數(shù)電路進行工作和時序的控制。其控制要求為：先使標準頻率計數(shù)電路和待測頻率計數(shù)電路在2s內(nèi)進行計數(shù)，計數(shù)結(jié)果分別送入乘法器和除法器。在第一個測量顯示周期結(jié)束后，控制電路將再次發(fā)出控制信號，先對功能電路清零，然后使系統(tǒng)開始第二個測量周期的工作。計數(shù)電路是對被測頻率信號進行頻率計數(shù)測量的主功能電路。由于被測信號頻率是未知的，因此用計數(shù)電路測量時，使用27位的二進制計數(shù)器（由于閘門時間設(shè)定為2s，因此，頻率最大可測67MHz）。根據(jù)公式Fx=(Nx/Ns)Fs，將讀取的待測頻率計數(shù)值乘以標準頻率（50MHz），并

27、擴大10倍，再除以標準頻率計數(shù)值，將余數(shù)四舍五入，最終結(jié)果送入譯碼電路進行BCD碼轉(zhuǎn)換，最后送入顯示電路進行顯示。在顯示電路中，顯示的數(shù)值左移一位，以顯示頻率值小數(shù)點后一位數(shù)。根據(jù)擬定的系統(tǒng)框圖，用VHDL語言對各個模塊進行編程，經(jīng)過編譯和仿真，確認無誤后，生成Symbol，利用生成的Symbol組成系統(tǒng)框圖。圖6 系統(tǒng)框圖4詳細設(shè)計4.1 前端信號處理由于施密特除法器具有波形整形的作用，因此在信號輸入端加入一個施密特觸發(fā)器，以便可以測量正弦信號和三角波信號等信號。本設(shè)計中采用專用施密特觸發(fā)器74HC14來進行波形變換。74HC14是非門施密特觸發(fā)器，供電電壓為26V,各引腳功能如下：1-1A

28、， 2-1Y， 3-2A ，4-2Y， 5-3A ，6-3Y， 7-電源【地】8-4Y， 9-4A， 10-5Y， 11-5A ，12-6Y ，13-6A ，14-電源【+】接好電源和地 6組A Y 就是6個非門， A為輸入端， Y為輸出端4.2 分頻器的設(shè)計分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太嚴格的設(shè)計，通過自主設(shè)計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時

29、鐘操作的目的。本系統(tǒng)的系統(tǒng)時鐘為50MHz，需分頻得到0.5Hz、1Hz的頻率，分別用于門閘時間和顯示器的顯示時間。本設(shè)計主要采用的分頻方法的主程序如下：process(clk)is-clk為系統(tǒng)時鐘，50MHzvariable q:integer range 0 to 24999999;-q為計數(shù)值beginif clk'event and clk='1' thenif q=24999999 then-當計數(shù)到2499999時將q歸零q<=0;-使gate信號取反，這樣就得gate<=not gate;-到了1Hz的頻率信號elseq:=q+1;end i

30、f;end if;end process;4.3 除法器的IP Core 調(diào)用4.3.1 設(shè)計中的除法器應(yīng)用IP（知識產(chǎn)權(quán)）核將一些在數(shù)字電路中常用，但比較復(fù)雜的功能塊，如FIR濾波器、SDRAM控制器、PCI接口等設(shè)計做成一個“黑盒”或者是可修改參數(shù)的模塊，供設(shè)計者使用。調(diào)用IP核能避免重復(fù)勞動，大大減輕設(shè)計人員的工作量。采用IP核實現(xiàn)除法器，不但節(jié)省了大量資源，同時還大大提高了系統(tǒng)時鐘。本設(shè)計中的除法器主要應(yīng)用于以下兩個方面：用于運算公式Fx=(Nx/Ns)Fs的除法部分，以得到待測頻率的頻率值；用于運算10秒內(nèi)柱形顯示的顯示高度。柱形顯示說明：顯示界面的縱坐標軸為200行，顯示10MHz

31、的頻率，那么一行代表50K，則該除法器的除數(shù)則為50000，被除數(shù)為第一步得到的待測頻率的頻率值。4.3. 2 除法器IP Core的調(diào)用方法如下： 選擇tool/MegWizard PlugIn Manager，建立一個IP文件；選擇一個除法器，選用VHDL語言，如圖7所示圖7 輸入被除數(shù)與除數(shù)的位數(shù) 添加一個時鐘輸入端，流水線15，選擇速度優(yōu)先，如圖8所示圖8生成除法器IP Core新建一個工程，將生成的IP Core添加到工程當中即可。生成的IP Core 除法器如圖9所示圖9 IP Core除法器4.4 譯碼電路的實現(xiàn)設(shè)計中需將換算得到的頻率值（二進制數(shù)）換算成BCD碼，以便送入顯示模

32、塊進行數(shù)據(jù)顯示。二進制轉(zhuǎn)換BCD碼的主要思路：根據(jù)二進制的位數(shù)設(shè)定顯示的位數(shù)，如：二進制位12位（4095），則轉(zhuǎn)換后顯示的十進制為4位。設(shè)定四位輸出端d3,d2,d1,d0，需轉(zhuǎn)換的數(shù)位a，如果二進制數(shù)大于1111101000（1000）則，則a-“1111101000”,d3+1,如果二進制數(shù)大于1100100（100），則a-“1100100”,d2+1,依次類推。二進制轉(zhuǎn)換BCD碼的部分程序如下：process(clk)isbeginif clk'event and clk='1' thenmid_in<=din;present_state<=s0;

33、-定義三種狀態(tài)s0，s1，s2case (present_state) iswhen s0=> d0<="0000"d1<="0000"d2<="0000"d3<="0000"-數(shù)值輸入d4<="0000"d5<="0000"d6<="0000"d7<="0000"d8<="0000"present_state<=s1;when s1=>if m

34、id_in>="101111101011110000100000000" then -100000000;mid_in<=mid_in-"101111101011110000100000000"d8<=d8+1;-mid_in>100000000時min_in-100000000present_state<=s1;-d8+1elsif mid_in>="000000000000000000000000001" then-1mid_in<=mid_in-"000000000000000

35、000000000001"d0<=d0+1;present_state<=s1;elsepresent_state<=s2;end if;when s2=>y0<=d0;y1<=d1;y2<=d2;y3<=d3;y4<=d4;y5<=d5;y6<=d6;y7<=d7;y8<=d8;-數(shù)值輸出present_state<=s0;when others=>present_state<=s0;end case;end if;end process;本程序主要顯示9位十進制數(shù)值。4.5顯示模塊的設(shè)

36、計實現(xiàn)4.5.1方案選擇方案一、使用數(shù)碼管（LED）顯示數(shù)碼管顯示比較簡單方便，價格低廉，但是根據(jù)系統(tǒng)要求要顯示多種信息，如果用數(shù)碼管顯示信息顯得不太方便，并且人機界面也不夠良好。方案二、使用點陣型液晶（LCD）顯示點陣型液晶模塊OCM4×8C是128×64點陣的漢字圖形型液晶顯示模塊，可以顯示漢字和圖形，內(nèi)置國標GB2312碼簡體中文字庫（16×16點陣）、128個字符（8×16點陣）及64×256點陣顯示RAM(GDRAM)。提供兩種連接方式與CPU直接連接：8位并行及串行兩種連接方式。不需要占用太多的I/O口，控制比較方便，功能較多，顯示

37、清晰，實現(xiàn)多種信息的顯示很方便。但顯示顏色單一，并且需要外接電路，給系統(tǒng)的開發(fā)帶來了不必要的麻煩。方案三、采用VGA顯示VGA(Video Graphics Array)是IBM在1987年隨PS2機一起推出的一種視頻傳輸標準，具有分辨率高、顯示速率快、顏色豐富、具有良好的人機界面等優(yōu)點，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用。采用 FPGA( 現(xiàn)場可編程門陣列 ) 設(shè)計 VGA 接口可以將要顯示的數(shù)據(jù)直接送到顯示器，節(jié)省了計算機的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本；另外，本系統(tǒng)選用的Cyclone系列EP1C12開發(fā)板帶有VGA接口，因此，選擇VGA作為顯示模塊為系統(tǒng)的開發(fā)帶來了方便。

38、綜上所述，本設(shè)計的顯示模塊采用方案三。4.5.2 VGA接口的原理顯示適配器有多種形式，它可按照所符合的視頻顯示標準來分類，業(yè)界制定了多種顯示標準，從最初的 MDA 經(jīng)歷了 CGA ， EGA ， VGA ， XGA,SVGA等的發(fā)展過程。與相應(yīng)的顯示適配器標準相配的顯示器也稱之為EGA，VGA，XGA顯示器等。實際上顯示器的標準主要反映在它們的接口，顯示功能和行、場工作頻率上。CRT顯示器的掃描方式： 當柵掃描方式從上向下依次順序掃描完一場稱逐行掃描。一行用行頻控制（ hs ） , 一場用場頻控制（ vs ）。掃完一行回來叫行消隱，掃完一場回來叫場消隱。 隨機掃描方式VGA 接口標準時鐘頻率

39、： 25.175MHz( 像素輸出的頻率 ) ；行頻： 31.469Hz ；場頻：59.94 Hz 。顯示器采用光柵掃描方式，即轟擊熒光屏的電子束在CRT屏幕上從左到右（受水平同步信號HS控制）、從上到下（受垂直同步信號VS控制）做有規(guī)律的移動。光柵掃描又分為逐行掃描和隔行掃描。電子束采用光柵掃描方式，從屏幕左上角一點開始，向右逐點進行掃描，形成一條水平線；到達最右端后，又回到下一條水平線的左端，重復(fù)上面的過程；當電子束完成右下角一點的掃描后，形成一幀。此后，電子束又回到左上方起點，開始下一幀的掃描。這種方法就是說的逐行掃描顯示。而隔行掃描指電子束在掃描時每隔一行掃一線，完成一屏后再返回來掃描

40、剩下的縣，這與電視機的原理一樣。隔行掃描的顯示器比逐行掃描閃爍的更厲害，也會讓使用者的眼睛更疲勞。目前微機所用顯示器幾乎都是逐行掃描。完成一行掃描所需時間稱為水平掃描時間，其倒數(shù)稱為行頻率；完成一幀（整屏）掃描所需時間稱為垂直掃描時間，其倒數(shù)為垂直掃描頻率，又稱刷新頻率，即刷新一屏的頻率。常見的有60Hz、75Hz等，標準VGA顯示的場頻60Hz，行頻為31.5kHz.4.5.3 VGA接口的時序分析設(shè)計 VGA 圖像顯示控制需要注意兩個問題 ：一個是時序的驅(qū)動，這是完成設(shè)計的關(guān)鍵，時序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個是 VGA信號的電平驅(qū)動。顯示控制器設(shè)計提示：顯示器技

41、術(shù)規(guī)格提供的行頻一般在 30 k Hz 45 kHz( 保守數(shù)據(jù) ) ，場頻一般在 50 Hz 75 Hz( 保守數(shù)據(jù) ) 。針對以上保守數(shù)據(jù)，設(shè)計分辨率為 640×480 的顯示接口（如圖10所示），以 30 kHz 的行頻進行掃描時所需時鐘頻率為： 30 kHz × 800( 行周期 )=24 MHz ，則場頻為： 30kHz ÷ 525( 場周期 ) = 5.14 Hz。VGA電平：VSYNC，HSYNC為標準TTL電平，0V3.3V。RGB的電平在0V0.7V之間（0V為黑色，0.7V為全色）。場掃描時序要求/行，（即輸出一行l(wèi)ine的時間間隔）：Ta（場

42、同步頭：2 Tb：25 Tc：8 Td（行圖像）：480Te：8 Tf：2 Tg（場周期）：525行消隱行消隱圖像下一行圖像TcTbTaTdTfTeRGBHSTg場消隱場消隱圖像下一場圖像TcTbTaTdTfTeRGBVSTg行掃描時序要求/像素，（即輸出一個像素Pixel的時間間隔）：Ta（行同步頭：96 Tb：40 Tc：8 Td（行圖像）：640Te：8 Tf：8 Tg（行周期）：800圖10 VGA接口的時序圖在VGA中，水平同步脈沖在光柵掃描線需要回到水平開始位置也就是屏幕的左邊的時候插入，垂直同步脈沖在光柵掃描線需要回到垂直開始位置也就是屏幕的上方的時候插入。復(fù)合同步脈沖是水平同步

43、脈沖與垂直同步信號的組合。RGB為像素數(shù)據(jù)，在沒有圖像投射到屏幕時插入消隱信號，當消隱有效時，RGB信號無效。 水平時序在水平時序中，包括以下幾個時序參數(shù)：水平同步脈沖寬度；書評同步脈沖結(jié)束到水門的開始之間的寬度；一個視頻行可視區(qū)域的寬度 ；一個完整的視頻行的寬度，從水平同步脈沖的開始到下一個水平同步脈沖的開始。 垂直時序垂直時序與水平時序類似，包括一下幾個不同的時序參數(shù)：垂直同步脈沖寬度；垂直同步結(jié)束到垂直門的開始之間的寬度一個視頻幀可視區(qū)域的寬度；一個完整視頻幀的寬度，從垂直同步脈沖到下一個垂直同步脈沖的開始。4.5.4 VGA接口驅(qū)動波形仿真為仿真方便，此次仿真采用采用50MHz時鐘輸入

44、，80×60分辨率進行。放著結(jié)果和VGA時序基本相同。仿真波形圖如圖11所示。圖11 VGA接口驅(qū)動波形仿真圖4.5.5 VGA接口的驅(qū)動程序的設(shè)計實現(xiàn)根據(jù)VGA接口的時序圖，本設(shè)計采用640×480分辨率。部分VGA程序如下：-控制行和場的掃描-process (clk)-clk為系統(tǒng)時鐘信號beginif clk'event and clk='1' then-采集clk上升沿if lie=800 then -當列到達800列時列歸零lie<="0000000000"if hang=520 then-當行到達520時歸零h

45、ang<="000000000"elsehang<=hang+'1' ;-否則行加1end if;else lie<=lie+'1'-否則列加1end if;end if;end process;-靜態(tài)字符顯示-process (clk,hang,lie)beginif clk'event and clk='1' then-加入時鐘脈沖，減少競爭-冒險if (hang>=24) and (hang<=47) then-標題行 hangh<=conv_integer(hang)-24;

46、-將行信息轉(zhuǎn)換成整形數(shù)減if (lie>=224)and (lie<=247) then-24以便于調(diào)用數(shù)據(jù)表liel<=conv_integer(lie)-224;shong<=deng(hangh);red<=not (shong(liel) and hh and vv);blue<=not (shong(liel) and hh and vv);green<=not (shong(liel) and hh and vv);elsif (lie>=248) and (lie<=271)thenelse red<=colour(2)

47、 and hh and vv;green<=colour(1) and hh and vv;blue<=colour(0) and hh and vv;end if;elsered<=colour(2) and hh and vv;green<=colour(1) and hh and vv;blue<=colour(0) and hh and vv;end if;end if;end process;-數(shù)據(jù)表-process (data)begincase data iswhen "0000"=>dataram<=zero;whe

48、n "0001"=>dataram<=one;when "1001"=>dataram<=nine;when others=>dataram<=zero;end case;end process;-同步信號-process (hang,lie)begincolour(2 downto 0)<="111"zuobiao<="101"column<="100"if hang >479 thenvv<='0'vs<

49、='0'-場同步else vv<='1'vs<='1'end if;if lie >639 thenhs<='0'hh<='0'-行同步else hh<='1'hs<='1'end if;end process; 4.6系統(tǒng)綜合及布局布線通過綜合和布局布線得到如下信息：該等精度頻率計系統(tǒng)總體占用資源為：6146個邏輯單元，占用主芯片EP1C12Q240C8的51%；7個輸入和輸出引腳，占用主芯片的4%；577個存儲單元，占用主芯片存的儲單元不

50、到1%。系統(tǒng)布局布線圖如圖12所示。圖12 系統(tǒng)綜合圖4.7引腳分配系統(tǒng)綜合及布局布線完成后便可將系統(tǒng)的各輸入輸出信號綁定到EP1C12Q240C8指定引腳上，再次編譯通過后，便可將生成的下載文件下載到硬件當中驗證其功能。其中，系統(tǒng)時鐘引腳clk綁定在芯片的153引腳上，待測頻率信號Fx綁定在芯片的132引腳上，顏色輸出Red、Green、Blue分別綁定在芯片的162、163和164引腳上，其余引腳置為高阻態(tài)。引腳分配圖如圖13所示圖13 系統(tǒng)引腳分頻圖5.測試5.1 測試儀器DG3121A信號發(fā)生器，其特點及優(yōu)點如下：1. 可選數(shù)字邏輯輸出模塊，實現(xiàn)混合信號輸出；2. 直接數(shù)字頻率合成技術(shù)

51、（DDS）；3. 300 MSa/s采樣率，14位垂直分辨率，1 Mpts波形長度；4. 4" QVGA 彩色液晶顯示屏；5. 十種標準波形：正弦波、方波、鋸齒波、脈沖、噪聲、指數(shù)上升、指數(shù)下降、Sinc波、心電圖波、直流；6. 用戶自定義的任意波形；7. 豐富的調(diào)制功能: 調(diào)幅(AM)、調(diào)頻(FM)、調(diào)相(PM)、頻移鍵控(FSK)、脈寬調(diào)制(PWM)、掃頻(SWEEP)、突發(fā)(BURST) ；8. 豐富的輸入輸出信號：波形輸出，同步信號輸出，外接調(diào)制源，外接基準 10MHz時鐘源，外觸發(fā)輸入，內(nèi)部10MHz時鐘輸出；9. 多種接口：USB Host & Device，RS-232，GPIB，LAN；10.內(nèi)置以太