半導(dǎo)體集成電路第一章2

1、2022-3-6pn+n-epin+P-Sin+-BLCBESP+P+2022-3-6P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAATBL-uptepi-oxxmcxjc四層三結(jié)結(jié)構(gòu)的雙極晶體管四層三結(jié)結(jié)構(gòu)的雙極晶體管2022-3-6ECB相關(guān)知識(shí)點(diǎn)相關(guān)知識(shí)點(diǎn)2022-3-6MOS晶體管的動(dòng)作晶體管的動(dòng)作 MOS晶體管實(shí)質(zhì)上是一種使晶體管實(shí)質(zhì)上是一種使電流時(shí)而流過(guò)，時(shí)而切斷的電流時(shí)而流過(guò)，時(shí)而切斷的n+n+P型硅基板型硅基板柵極（金屬）柵極（金屬）絕緣層（絕緣層（SiO2）半半導(dǎo)導(dǎo)體體基基板板漏極漏極源極源極源極源極(S)漏極漏極(D)柵極柵極(G)2022

2、-3-6silicon substratesourcedraintop nitridemetal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gatedoped siliconfield oxidegate oxide2022-3-6silicon substrate2022-3-6silicon substratefield oxide2022-3-6silicon substrate2022-3-6Shadow on photoresistExposed area of p

3、hotoresistChrome platedglass maskUltraviolet Lightsilicon substrate2022-3-6非感光區(qū)域非感光區(qū)域silicon substrate感光區(qū)域感光區(qū)域2022-3-6Shadow on photoresistsilicon substratephotoresist2022-3-6silicon substratesilicon substrate腐蝕腐蝕2022-3-6silicon substratesilicon substratefield oxide去膠去膠2022-3-6silicon substratethin

4、oxide layer2022-3-6silicon substrategate oxide2022-3-6silicon substrategateultra-thin gate oxidepolysilicongate2022-3-6silicon substrategateScanning direction of ion beamimplanted ions in active region of transistorsImplanted ions in photoresist to be removed during resist strip. sourcedrainion beam

5、2022-3-6silicon substrategatesourcedraindoped silicon2022-3-6自自對(duì)對(duì)準(zhǔn)工準(zhǔn)工藝藝在有源區(qū)上覆蓋一層薄氧化層在有源區(qū)上覆蓋一層薄氧化層淀積多晶硅，用多晶硅柵極版圖淀積多晶硅，用多晶硅柵極版圖刻蝕多晶硅刻蝕多晶硅以多晶硅柵極圖形為掩膜板，刻以多晶硅柵極圖形為掩膜板，刻蝕氧化膜蝕氧化膜離子注入離子注入2022-3-6silicon substratesourcedrain2022-3-6silicon substratecontact holesdrainsource2022-3-6silicon substratecontact hol

6、esdrainsource2022-3-6完整的完整的簡(jiǎn)單簡(jiǎn)單MOS晶體管晶體管結(jié)結(jié)構(gòu)構(gòu)silicon substratesourcedraintop nitridemetal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gatedoped siliconfield oxidegate oxide2022-3-6CMOSFETP型型 si subn+n+p+p+2022-3-6VDDP阱工藝阱工藝N阱工藝阱工藝雙阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVD

7、DN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si2022-3-6 N-Si-襯底 P-well P-wellP-well N+ N+ P+ P+ N+ P+N-SiP2022-3-6具體步驟如下：具體步驟如下：1生長(zhǎng)二氧化硅（濕法氧化）：生長(zhǎng)二氧化硅（濕法氧化）： S i - 襯底 S i O2Si(固體固體)+ 2H2O SiO2（固體）（固體）+2H22022-3-62022-3-62P阱光刻：阱光刻：光源光源2022-3-62022-3-6P+P-well3P阱摻雜：阱摻雜：2022-3-620

8、22-3-6電流電流積分積分器器2022-3-6有源區(qū)有源區(qū)：nMOS、PMOS 晶體管形成的區(qū)域晶體管形成的區(qū)域P+N+N+P+N-SiP-wellP-wellP-well 淀積氮化硅淀積氮化硅 光刻有源區(qū)光刻有源區(qū) 場(chǎng)區(qū)氧化場(chǎng)區(qū)氧化 去除有源區(qū)氮化硅及二氧化硅去除有源區(qū)氮化硅及二氧化硅SiO2隔離島隔離島2022-3-6有源區(qū)depositednitride layer有源區(qū)光刻板N型p型MOS制作區(qū)域(漏-柵-源)2022-3-6P-well1. 淀積氮化硅：淀積氮化硅：氧化膜生長(zhǎng)（濕法氧化）氧化膜生長(zhǎng)（濕法氧化）P-well氮化膜生長(zhǎng)氮化膜生長(zhǎng)P-well涂膠涂膠P-well對(duì)版曝光對(duì)

9、版曝光有源區(qū)光刻板有源區(qū)光刻板2. 光刻有源區(qū)：光刻有源區(qū)：2022-3-6P-well顯影顯影P-well氮化硅刻蝕去膠氮化硅刻蝕去膠3. 場(chǎng)區(qū)氧化：場(chǎng)區(qū)氧化：P-well場(chǎng)區(qū)氧化（濕法氧化）場(chǎng)區(qū)氧化（濕法氧化）P-well去除氮化硅薄膜及有源區(qū)去除氮化硅薄膜及有源區(qū)SiO22022-3-6P-well去除氮化硅薄膜及有源區(qū)去除氮化硅薄膜及有源區(qū)SiO2P-wellP+N+N+P+N-SiP-well柵極氧化膜柵極氧化膜多晶硅柵極多晶硅柵極 生長(zhǎng)柵極氧化膜生長(zhǎng)柵極氧化膜 淀積多晶硅淀積多晶硅 光刻多晶硅光刻多晶硅2022-3-6P-well生長(zhǎng)柵極氧化膜生長(zhǎng)柵極氧化膜P-well淀積多晶硅淀

10、積多晶硅P-well涂膠光刻涂膠光刻多晶硅光刻板多晶硅光刻板P-well多晶硅刻蝕多晶硅刻蝕2022-3-6掩膜4 ：P+區(qū)光刻區(qū)光刻 1、P+區(qū)光刻區(qū)光刻 2、離子注入、離子注入B+，柵區(qū)有多晶硅做掩蔽，柵區(qū)有多晶硅做掩蔽， 稱為硅柵自對(duì)準(zhǔn)工藝。稱為硅柵自對(duì)準(zhǔn)工藝。 3、去膠、去膠P-wellP+N+N+P+N-SiP-wellP-wellP+P+2022-3-6P-wellP+P-wellP+P+硼離子注入硼離子注入去膠去膠2022-3-6掩膜5 ：N+區(qū)光刻區(qū)光刻 1、N+區(qū)光刻區(qū)光刻 2、離子注入、離子注入P+，柵區(qū)有多晶硅做掩蔽，柵區(qū)有多晶硅做掩蔽， 稱為硅柵自對(duì)準(zhǔn)工藝。稱為硅柵自對(duì)

11、準(zhǔn)工藝。 3、去膠、去膠P-wellP+N+N+P+N-SiP-wellP-wellP+P+N+N+2022-3-6P-wellN+P-wellP+P+磷離子注入磷離子注入去膠去膠P+P+N+N+2022-3-6掩膜6 ：光刻接觸孔：光刻接觸孔1、淀積、淀積PSG.2、光刻接觸孔、光刻接觸孔3、刻蝕接觸孔、刻蝕接觸孔P-wellP+N+N+P+N-SiP-wellP-wellP+P+N+N+磷硅玻璃（磷硅玻璃（PSG)2022-3-6掩膜6 ：光刻接觸孔：光刻接觸孔P-wellP+P+N+N+淀積PSGP-wellP+P+N+N+光刻接觸孔P-wellP+P+N+N+刻蝕接觸孔P-wellP+

12、P+N+N+去膠2022-3-62022-3-6掩膜7 ：光刻鋁線：光刻鋁線1、淀積鋁、淀積鋁.2、光刻鋁、光刻鋁3、去膠、去膠P-wellP-wellP+P+N+N+2022-3-6P-wellP+P+N+N+鋁線鋁線PSG場(chǎng)氧場(chǎng)氧柵極氧化膜柵極氧化膜P+區(qū)區(qū)P-wellN-型硅極板型硅極板多晶硅多晶硅N+區(qū)區(qū)2022-3-6Example: Intel 0.25 micron Process5 metal layersTi/Al - Cu/Ti/TiNPolysilicon dielectric2022-3-6Interconnect Impact on Chip2022-3-6掩膜8 ：

13、刻鈍化孔：刻鈍化孔CircuitPADCHIP雙阱標(biāo)準(zhǔn)CMOS工藝P+p-epip welln wellp+n+gate oxideAl (Cu)tungstenSiO2SiO2TiSi2field oxide增加器件密度增加器件密度防止寄生晶體管效應(yīng)（閂鎖效應(yīng)）防止寄生晶體管效應(yīng)（閂鎖效應(yīng)）p-epiP阱阱n+STITiSi2STI深亞微米深亞微米CMOSCMOS晶體管結(jié)構(gòu)晶體管結(jié)構(gòu)STISTISTIN阱阱n-n+n-p+p-p+p-源/漏擴(kuò)展區(qū)淺槽隔離側(cè)墻多晶硅硅化物2022-3-6功耗功耗驅(qū)動(dòng)能力驅(qū)動(dòng)能力CMOS雙極型雙極型Bi-CMOSBiCMOS集成電路工藝2022-3-6BiCMO

14、SBiCMOS工藝分類工藝分類以以CMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOS工藝工藝以雙極工藝為基礎(chǔ)的以雙極工藝為基礎(chǔ)的BiCMOS工工藝。藝。2022-3-6以以P P阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝NPN晶體管電流增益小；晶體管電流增益小；集電極的串聯(lián)電阻很大集電極的串聯(lián)電阻很大;NPN管管C極只能接固定電位，從而限制了極只能接固定電位，從而限制了NPN管的使用管的使用2022-3-6以以NN阱阱CMOSCMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的BiCMOSBiCMOS工藝工藝NPN具有較薄的基區(qū)，提高了其性能；具有較薄的基區(qū)，提高了其性能；N阱使得阱使

15、得NPN管管C極與襯底隔開(kāi)，可根據(jù)電路需要接電位極與襯底隔開(kāi)，可根據(jù)電路需要接電位集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動(dòng)能力集電極串聯(lián)電阻還是太大，影響雙極器件的驅(qū)動(dòng)能力在現(xiàn)有在現(xiàn)有N阱阱CMOS工藝上增加一塊掩膜板工藝上增加一塊掩膜板2022-3-6 以以NN阱阱CMOSCMOS工藝為基礎(chǔ)的改進(jìn)工藝為基礎(chǔ)的改進(jìn)BiCMOSBiCMOS工藝工藝使使NPN管的集電極串聯(lián)電阻減小管的集電極串聯(lián)電阻減小5 6倍倍；使使CMOS器件的抗閂鎖性能大大提高器件的抗閂鎖性能大大提高2022-3-6三、后部封裝三、后部封裝 （在另外廠房）（在另外廠房）（1）背面減?。┍趁鏈p薄（2）切片）切片（3）粘片）粘片（4）壓焊：金絲球焊）壓焊：金絲球焊（5）切筋）切筋（6）整形）整形（7）所封）所封（