FinFET工藝論文

1、 微電子 前沿（4） 姓名： 學(xué)號： 簽名： 微電子前沿- FinFET技術(shù) 引言：2015年，這是一個FinFET的時代，F(xiàn)inFET器件紛紛進(jìn)入移動市場，蘋果，三星，華為紛紛推出自己的使用了FinFET工藝的芯片。在16nm以及14nm制程時代，只有FinFET工藝才能穩(wěn)定發(fā)展，三星、臺積電目前的14nm/16nm都極其依賴于FinFET技術(shù)。而在2015年12月24日這一天，美國公布了9名國家科學(xué)獎獲得者和8名國家技術(shù)和創(chuàng)新獎獲得者的名單，美籍華人科學(xué)家胡正明榮獲年度國家技術(shù)和創(chuàng)新獎，沒錯就是鰭式場效晶體管（FinFET）的發(fā)明者。 為什么現(xiàn)在FinFET能主宰微電子前沿領(lǐng)域，沒有使用這

2、個技術(shù)的芯片只能落后于這個時代？ 因為，早期的IC制程基本都是基于傳統(tǒng)的平面型晶體管結(jié)構(gòu),平面型晶體管指的是MOSFET的源極、漏極、柵極和溝道的橫截面處于同一平面上的晶體管。雖然平面型晶體管技術(shù)發(fā)展至今已經(jīng)相當(dāng)?shù)某墒?成本也日趨低廉,但隨著特征尺寸的不斷縮小,漏電流和短溝效應(yīng)對性能的嚴(yán)重影響使得平面晶體管技術(shù)已達(dá)到瓶頸階段。而FinFET器件在抑制亞閾值電流和柵極漏電流方面有著絕對的優(yōu)勢，可以實(shí)現(xiàn)平面工藝無法達(dá)到的界限。這樣，在這個超級集成度的芯片時代，使用FinFET技術(shù)無可避免。1FinFET概述 FinFET稱為鰭式場效晶體管(Fin Field-Effect Transistor；F

3、inFET)是一種新的互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管。Fin是魚鰭的意思，F(xiàn)inFET命名根據(jù)晶體管的形狀與魚鰭的相似性。閘長已可小于25納米，未來預(yù)期可以進(jìn)一步縮小至9納米，約是人類頭發(fā)寬度的1萬分之1。由于在這種導(dǎo)體技術(shù)上的突破，未來芯片設(shè)計人員可望能夠?qū)⒊売嬎銠C(jī)設(shè)計成只有指甲般大小。 FinFET源自于傳統(tǒng)標(biāo)準(zhǔn)的晶體管場效晶體管 (Field-Effect Transistor；FET)的一項創(chuàng)新設(shè)計。在傳統(tǒng)晶體管結(jié)構(gòu)中，控制電流通過的閘門，只能在閘門的一側(cè)控制電路的接通與斷開，屬于平面的架構(gòu)。在FinFET的架構(gòu)中，閘門成類似魚鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開

4、。這種設(shè)計可以大幅改善電路控制并減少漏電流(leakage)，也可以大幅縮短晶體管的閘長。 隨著近年來對FinFET器件的白熱化研究,現(xiàn)在的FinFETs已經(jīng)發(fā)展成一個大的家族。從是否有SiO2埋氧層以及其特點(diǎn)出發(fā),分為Silicon-on-Insulator(SOI)FinFET,Bulk FinFET,Body-onInsulator(BOI)FinFET等。2FINFET 器件結(jié)構(gòu) 體硅 FINFET 器件結(jié)構(gòu)如下圖1所示。從圖中可以看出，硅 FIN 結(jié)構(gòu)的兩個側(cè)面和頂部均被柵電極（Gate）所包圍，形成導(dǎo)電溝道（為了適當(dāng)?shù)恼{(diào)節(jié)多柵極 MOSFET 的閾值電壓， 可以選擇中間帶隙柵極材料

5、， 另外一種選擇是采用多晶硅柵并且通過提高溝道摻雜濃度增加閾值電壓）; 源漏（S/D）分布在兩側(cè)。體硅FIN Body與硅襯底 （Si Substrate） 直接相連， 形成體硅FINFET 結(jié)構(gòu)； 氧化層 （Oxide）形成柵介質(zhì)（Gate Oxide）和器件隔離區(qū)（STI） ，柵極和硅鰭之間為 SiO2氧化層,其目的是為了抑制柵極漏電流。 由于 FINFET 器件具有上述獨(dú)特的結(jié)構(gòu)特點(diǎn)，因而與平面器件相比，具有多方面的優(yōu)點(diǎn)。如下圖 2所示為平面器件結(jié)構(gòu)示意圖，由圖中可以看出：傳統(tǒng)的2-D 平面晶體管在導(dǎo)通狀態(tài)時在柵電極下面形成一個導(dǎo)電溝道，而上圖中的 3-D 三柵 FINFET 晶體管在垂

6、直 FIN 結(jié)構(gòu)的三邊形成導(dǎo)電溝道， 實(shí)現(xiàn)全耗盡的工作模式。由于柵電極從三邊控制硅 FIN,因而三柵 FINFET 結(jié)構(gòu)具有更好的溝道控制能力和更好的亞閾值斜率。此外，可以看出 FINFET 結(jié)構(gòu)為準(zhǔn)平面結(jié)構(gòu)，制備方法簡單, 與 CMOS工藝兼容性好， 與平面器件相比， 其工藝成本只增加了大約2-3%。 圖一 體硅FinFET器件結(jié)構(gòu)示意圖 圖2 傳統(tǒng)平面晶體管三維結(jié)構(gòu)示意圖此外，由于 FINFET 器件獨(dú)特的結(jié)構(gòu)特點(diǎn)，也對其電學(xué)性能產(chǎn)生了較大的影響。如圖 3所示，為平面器件與三柵 FINFET 器件的亞閾值特性曲線比較。由圖中可以看出，F(xiàn)INFET 結(jié)構(gòu)因為其全耗盡的特征而提供了更陡峭的亞閾

7、值斜率因而減小了泄漏電流，與平面器件相比，三柵 FINFET 器件的泄露電流由1e-7A/um降至 1e-8A/um,泄露電流減小了一個數(shù)量級。 更陡峭的亞閾值斜率同樣可以用來實(shí)現(xiàn)更低的閾值電壓，這樣就可以允許晶體管工作在更低的電壓之下，從而可以減小功率，改善開關(guān)速度。 圖3 平面器件與三柵 FINFET 器件的亞閾值特性曲線比較 圖4 晶體管柵極延遲隨工作電壓的變化曲線 如上圖 4所示為晶體管柵極延遲隨工作電壓的變化曲線， 從中可以看出與32nm平面器件相比，22nm平面晶體管柵極延遲降低了 18%，可以提供一些性能的改善， 但是在低工作電壓時柵極延遲依然較差。 而與 32nm平面器件相比，

8、 22nm三柵 FINFET 晶體管柵極延遲降低了 37%，可以在高電壓時提供改善的性能，并且在低電壓時提供前所未有的性能增益。 三柵晶體管可以將多個 FIN 結(jié)構(gòu)連在一起，從而增加總的驅(qū)動能力以實(shí)現(xiàn)高性能。如上圖所示，圖（a）為 22nm三柵 FINFET 晶體管多個 FIN 連在一起的結(jié)構(gòu)示意圖，圖（b）為 Intel 制造的 22nm 三柵晶體管的電子顯微鏡圖片，由圖中可以直觀的看出三柵晶體管的結(jié)構(gòu)特點(diǎn)。綜上所述，可以清楚地看出：與平面器件相比，F(xiàn)INFET 結(jié)構(gòu)具有更好的溝道控制能力和更好的亞閾值斜率，可以提供更小的泄露電流和更小的柵極延遲以及更大的電流驅(qū)動能力，具有多方面的優(yōu)勢，在

9、22nm 技術(shù)代及以下有著良好的應(yīng)用前景。3 FINFET器件參數(shù)影響MOS 管的設(shè)計中， 不同的器件結(jié)構(gòu)會對器件的性能產(chǎn)生較大的影響。 FINFET器件中比較重要的結(jié)構(gòu)參數(shù)有 Lg（柵長 )、Nsub(襯底的摻雜濃度)、TFIN(硅 FIN的厚度 )、HFIN(硅 FIN 的高度 )、硅 FIN 的角度、Tox(柵極氧化層厚度 ) 、WFgate(柵極功函數(shù))而硅 FIN 結(jié)構(gòu)是 FINFET 結(jié)構(gòu)中的關(guān)鍵部分，因此本節(jié)中重點(diǎn)研究 FIN 角度、FIN 高度、FIN 厚度、柵極氧化層厚度以及埋層氧化層結(jié)構(gòu)對器件性能的影響。 (1)FIN 角度對器件性能的影響 FIN body 角度的不同會對

10、 FINFET 器件的性能產(chǎn)生不小的影響。如下圖 5所示，為柵長為 30nm的 FINFET 器件的 DIBL（漏致勢壘降低）與 SS（亞閾值斜率）隨 FIN 角度的變化曲線，從圖中可以看出，隨著 Fin body 的角度接近 90度，DIBL 和 SS 也隨之減小。對這一變化趨勢可以做出如下解釋：在保持 FIN 結(jié)構(gòu)頂部尺寸不變的情況下，隨著 FIN 角度接近 90度，F(xiàn)IN 結(jié)構(gòu)變得越來越窄，從而增加了多個柵極之間的耦合作用，使得柵極對于溝道的控制能力加強(qiáng)，因而減小了短溝道效應(yīng)的影響（DIBL 減?。?，改善了亞閾值特性(SS 減小)。 此外，隨著柵極長度的減小，直角的 FIN 結(jié)構(gòu)對短溝

11、道效應(yīng)（SCE）的改善作用也會進(jìn)一步的凸顯出來：會產(chǎn)生更小的 SS 和更小的 DIBL。 圖5 漏致勢壘降低與亞閾值斜率隨 FIN 角度變化曲線 （2） FIN 高度對器件性能的影響 下圖6中給出了柵長為 50nm的 SOI FINFET 和體硅 FINFET 器件亞閾值斜率和閾值電壓隨硅島高度的變化曲線。從圖中可看出，相對于體硅 FINFET 來說，SOI FINFET 的亞閾值斜率和閾值電壓隨硅 FIN 高度的變化幅度比較小。但是當(dāng)硅 FIN 的高度從 200nm縮小到 20nm時，對于體硅 FINFET 器件來說，其閾值電壓和亞閾值斜率均發(fā)生了較大的變化。閾值電壓和亞閾值斜率都隨著硅島高

12、度的變小而變大。有文獻(xiàn)中分析認(rèn)為由于襯底是體硅材料，隨著硅 FIN 高度的變小， 使得器件的結(jié)構(gòu)逐漸向平面體硅器件趨近， 對于短溝道效應(yīng)的抑制作用變差，SS 增大。 圖6 亞閾值斜率、閾值電壓隨硅 FIN 高度變化曲線 圖7中給出了體硅 FINFET 器件亞閾值特性隨硅 FIN 高度的變化曲線, 從圖中可以看出隨著硅島厚度的變化，體硅 FINFET 器件的驅(qū)動電流與泄露電流均沒有太大的變化，此外可看出硅島高度越小, 曲線的斜率越小, 即亞閾值特性越差，這也與上圖中的趨勢保持一致。因此可以得出結(jié)論，在設(shè)計體硅 FINFET 器件時,FIN 的高度不能太小, 要保持足夠的高度來抑止短溝道效應(yīng)。 圖

13、7 亞閾值特性隨硅 FIN 高度變化曲線 （3） FIN 厚度對器件性能的影響 硅 FIN 厚度對于 FINFET 器件中的短溝道效應(yīng)（SCE）有著重要的影響。由于等比例縮小的限制，對于 FINFET 結(jié)構(gòu)中硅 FIN 厚度的選擇有一定的限定，即要使 SCE 影響降到足夠小的必要條件是硅 FIN 厚度 TSi<1/4LG。有上述公式可以看出，當(dāng) LG小于 50nm 時，TSi數(shù)值將十分小，甚至小到用普通圖形轉(zhuǎn)移技術(shù)也難以實(shí)現(xiàn)的程度，這將極大的增加工藝制造的難度，限制小尺寸 FINFET 結(jié)構(gòu)的可行性。 而上述理論是雙柵器件在溝道摻雜為低濃度的 UCD 摻雜（均勻溝道摻雜）下得出的，若適當(dāng)

14、的增加溝道摻雜濃度或采用合適的溝道摻雜剖面，可以使最大 TSi數(shù)值得到增加。另一方面，我們注意到體硅 FINFET 結(jié)構(gòu)實(shí)際上是一個三柵（Triple Gate）結(jié)構(gòu)，硅 FIN 被柵電極三面包裹起來，如圖 1中的結(jié)構(gòu)示意圖所示。依據(jù) Davinci 的器件模擬結(jié)果表明，在三柵結(jié)構(gòu)下，由 SCE 限定的硅 FIN厚度范圍被增大了，所得結(jié)果如下圖8所示，圖中對比了自對準(zhǔn)雙柵和三柵結(jié)構(gòu)所允許的最大硅 FIN 厚度和柵長的關(guān)系。本次模擬中是通過計算不同柵長下使得閾值電壓漂移小于 0.05V 所允許的最大TSi數(shù)值來設(shè)計對硅 FIN 厚度的限制。模擬結(jié)果中，三柵結(jié)構(gòu)對應(yīng)的最大硅島厚度比相應(yīng)雙柵的大 5

15、0以上， 同時隨柵長增加而更大。綜合上述理論分析和實(shí)際工藝制作能力，對于實(shí)際柵長為50nm的器件，其最大TSi數(shù)值范圍在 50-100nm之間。 圖8 Davinci模擬中SCE限制所決定的自對準(zhǔn)雙柵與三柵器件結(jié)構(gòu)的最大硅 FIN厚度和柵長關(guān)系的對比 圖9給出了亞閾值特性隨硅 FIN 厚度的變化曲線,可以看出隨著硅FIN厚度的減小,亞閾值曲線變得越來越陡峭,即SS隨鍺硅FIN厚度的變小而變小。此外，由上圖可以看出，驅(qū)動電流隨著硅FIN厚度的變小也變小,這是因為硅 FIN越薄, 器件的串連電阻越大,從而降低了器件的驅(qū)動能力。 圖9 亞閾值特性隨硅 FIN 厚度變化曲線圖10是器件的閾值電壓和亞閾

16、值斜率隨硅 FIN 厚度 Tsi 的變化曲線。從圖中可以看出, 硅 FIN 的厚度對器件的亞閾值特性有著很大的影響, 隨著硅 FIN 厚度的減小，亞閾值斜率也隨之減小而趨近于理想值 60mV /dec。這是因為隨著硅FIN 厚度的減小，柵極對溝道的控制能力會逐漸增大，從而對短溝道效應(yīng)的抑制作用也會越來越大。 綜上所述，可以看出硅 FIN 的厚度對于器件的性能有很大的影響，為了有效地降低短溝道效應(yīng)的影響，應(yīng)該保證硅 FIN 的厚度小于 SCE 所限制的最大 Tsi 厚度；此外應(yīng)當(dāng)減小硅 FIN 的厚度；但硅 FIN 的厚度太小的話會影響器件的驅(qū)動能力，因此需要折衷考慮。 圖10 閾值電壓、亞閾值

17、斜率隨硅 FIN 厚度變化曲線 （4） 柵極氧化層厚度對器件性能的影響 柵極氧化層厚度對器件性能有著重要的影響。由于等比例縮小技術(shù)的限制，隨著集成電路的發(fā)展，柵極氧化層厚度也變得越來越小。減小柵極氧化層厚度能帶來許多好處：抑制短溝道效應(yīng) SCE， 提高等比例的可縮小性； 提高驅(qū)動電流 Ion；控制閾值電壓等。但是柵極氧化層厚度 Tox 在減小的同時，外加的柵極電壓 Vg 給絕緣層施加了負(fù)載電場也變得更大，從而產(chǎn)生了更大的柵極漏電流。大量的實(shí)驗結(jié)果表明，對于超薄柵氧化層（<3nm） ，其柵極漏電流密度（Jg）隨柵極電壓 Vg 的上升而急劇的上升，2nm厚的柵極氧化層在 1.2V 的柵極電壓

18、下，柵極漏電流密度（Jg）可以達(dá)到 100mA/cm2，這會影響 MOS 器件正常的工作。此外，隨著柵極氧化層厚度 Tox 的減小，也會引起閾值電壓的漂移。因此，在小尺寸器件中，為了抑制柵極漏電流和閾值電壓漂移現(xiàn)象，需要對柵極氧化層進(jìn)行精心的設(shè)計。 FINFET 器件中確定柵極氧化層 Tox 的方法，類似于平面器件中的，如上面所論述的一樣，主要受到柵極漏電流和 SCE 要求的限制。由于多柵器件結(jié)構(gòu)本身能夠良好的抑制 SCE，因此其對 Tox 的要求要低于相同摻雜濃度下的傳統(tǒng)平面器件。下圖11中給出了在 UCD 摻雜下使得閾值電壓漂移小于0.05V 所允許的最大Tox與柵長L的模擬關(guān)系結(jié)果。從圖

19、中可以看出，在 UCD=1×1018cm-3的摻雜條件下，柵長LG為50nm的 FINFET 器件所對應(yīng)的最大 Tox 為 1.65nm，而平面器件需要0.6nm，因此可以看出在 FINFET 器件的設(shè)計中放寬了對于柵極氧化層Tox 的要求，所以在實(shí)際 FINFET 器件的制作中可以使用相對較厚的柵氧化層。 圖11 FINFET 器件和平面器件所允許的最大柵氧化層厚度與柵長的關(guān)系4 FINFET的優(yōu)勢 FinFET器件相比傳統(tǒng)的平面晶體管來說有明顯優(yōu)勢.首先,FinFet溝道一般是輕摻雜甚至不摻雜的,它避免了離散的摻雜原子的散射作用,同重?fù)诫s的平面器件相比,載流子遷移率將會大大提高。

20、圖12展現(xiàn)了Fin的摻雜對載流子遷移率的影響。另外,與傳統(tǒng)的平面CMOS相比,FinFET器件在抑制亞閾值電流和柵極漏電流方面有著絕對的優(yōu)勢。FinFET的雙柵或半環(huán)柵等立體鰭形結(jié)構(gòu)增加了柵極對溝道的控制面積,使得柵控能力大大增強(qiáng),從而可以有效抑制短溝效應(yīng),減小亞閾值漏電流。 由于短溝效應(yīng)的抑制和柵控能力的增強(qiáng),FinFET器件可以使用比傳統(tǒng)更厚的柵氧化物,這樣FinFET器件的柵漏電流也會減小。 圖13為FinFET與PDSOI(平面的全耗盡超薄晶體管,在平面晶體管中屬于前沿技術(shù))對漏電壓感應(yīng)源勢壘下降效應(yīng)(DIBL)的控制作比較。顯然,FinFET優(yōu)于PDSOI。并且,由于FinFET在工

21、藝上與CMOS技術(shù)相似,技術(shù)上比較容易實(shí)現(xiàn)。 所以目前已被很多大公司用在小尺寸IC的制造中。 圖12 Fin 的摻雜對載流子遷移率的影響 圖13 FinFET 和 PDSOI 對 DIBL 的控制能力5 FinFET面臨的挑戰(zhàn) 和其他新技術(shù)一樣，F(xiàn)inFET器 件設(shè)計也提出了一些挑戰(zhàn)，特別是對 于定制/模擬設(shè)計。一個挑戰(zhàn)被稱為“寬度量化”，它是因為FinFET元件最好是作為常規(guī)結(jié)構(gòu)放置在一個網(wǎng)格。標(biāo)準(zhǔn)單元設(shè)計人員可以更改的平面晶體管的寬度，但不能改變鰭的高度或?qū)挾鹊模宰詈玫姆绞绞翘岣唑?qū)動器的強(qiáng)度和增加鰭的個數(shù)。增加的個數(shù)必須為整數(shù)-你不能添加四分之三的鰭。 另一個挑戰(zhàn)來自三維技術(shù)本身，因為

22、三維預(yù)示著更多的電阻的數(shù)目（R）和電容（C）的寄生效應(yīng)，所以提取和建模也相應(yīng)困難很多。設(shè)計者不能再只是為晶體管的長度和寬度建模，晶體管內(nèi)的Rs和Cs，包括本地互連，鰭和柵級，對晶體管的行為建模都是至關(guān)重要的。還有一個問題是層上的電阻。 20納米的工藝在金屬1層下增加了一個局部互連，其電阻率分布是不均勻的，并且依賴于通孔被放置的位置。另外，上層金屬層和下層金屬層的電阻率差異可能會達(dá)到百倍數(shù)量級。還有一些挑戰(zhàn)，不是來自于FinFET自身，而是來至于16nm及14nm上更小的幾何尺寸。一個是雙重圖形，這個是20nm及以下工藝上為了正確光蝕/刻蝕必須要有的技術(shù)。比起單次掩模，它需要額外的mask，并且

23、需要把圖形分解，標(biāo)上不同的顏色，并且實(shí)現(xiàn)在不同的mask上。布局依賴效應(yīng)（LDE）的發(fā)生是因為當(dāng)器件放置在靠近其他單元或者器件時，其時序和功耗將會受影響。還有一個挑戰(zhàn)就是電遷移變得更加的顯著，當(dāng)隨著幾何尺寸的縮小。從最近的新聞來看，據(jù)市調(diào)機(jī)構(gòu)Gartner報告，各大晶圓廠原訂2014年第3季量產(chǎn)16/14納米制程FinFET芯片，目前各大廠進(jìn)程比當(dāng)初原訂計劃延后至少24季，分析師認(rèn)為主要肇因于技術(shù)和成本的挑戰(zhàn)。Semiconductor Engineering網(wǎng)站指出，各大晶圓廠導(dǎo)入FinFET技術(shù)后，面臨預(yù)期之外的技術(shù)掌握困難，包括新的多重曝光(multiple patterning)流程、

24、芯片良率(yield)以及后端制程銜接等調(diào)整。英特爾為提升芯片良率，比原訂計劃晚幾個月開始導(dǎo)入14納米制程FinFET芯片，至2014年底才生產(chǎn)，導(dǎo)致下游廠商Altera也將其14納米FPGA生產(chǎn)日期從2014年延至2015年底。而其他晶圓代工廠與下游廠商，在FinFET相關(guān)產(chǎn)品線亦有類似延后生產(chǎn)情形。半導(dǎo)體業(yè)者在轉(zhuǎn)型FinFET之路上，面臨設(shè)計、生產(chǎn)、以及成本三方挑戰(zhàn)。臺積電共同執(zhí)行長劉德音指出，新型芯片使得電路設(shè)計和系統(tǒng)軟體愈趨復(fù)雜，以前只需要1年前開始準(zhǔn)備，現(xiàn)在則需更多時間與資源，大幅提高成本。此外，工程師需要依據(jù)16/14納米制程的雙重曝光(double patterning)技術(shù)，重

25、新設(shè)計作業(yè)流程，16/14納米制程也更需要考量光罩(mask)層次的標(biāo)色分解與布局。產(chǎn)制流程也將面臨很大技術(shù)挑戰(zhàn)，像是晶圓蝕刻、測量、缺陷檢測等設(shè)備都需投注大筆資金進(jìn)行升級。GlobalFoundries設(shè)計研究部門董事Richard Trihy表示，雙重曝光影響到整個設(shè)計制程，像是寄生電容抽取與變動(parasitic extraction and variation)與設(shè)計規(guī)則檢查(DRC)工具等等，各大晶圓廠也正引進(jìn)電子設(shè)計自動化(Electronic Design Automation;EDA)工具，降低FinFET對工程師的轉(zhuǎn)型沖擊。而資本是生產(chǎn)FinFET芯片最大的挑戰(zhàn)，根據(jù)Gar

26、tner資料，傳統(tǒng)28納米平面型電晶體設(shè)計價位約3，000萬美元，中階14納米單芯片(SoC)設(shè)計定價則在8，000萬美元左右，成本相差近3倍。若加上程式開發(fā)與光罩成本還要加上60%成本價，高階SoC更是中階SoC的雙倍價格。也因為造價昂貴，許多只付得起28納米芯片的廠商，暫時將不轉(zhuǎn)戰(zhàn)FinFET市場。FinFET的人力開發(fā)與時間成本更是高昂，50人工程師團(tuán)隊設(shè)計一組14納米中階SoC，得耗時4年方能完成，還要再耗費(fèi)912個月進(jìn)行原型(prototype)產(chǎn)制、測試與認(rèn)證后才能量產(chǎn)，而這都是未失敗的前提下。盡管英特爾在FinFET市場領(lǐng)先23年起步，但其14納米芯片制程延后，也給了競爭對手急起直追的機(jī)會。臺積電于2014年對外揭露， 2015年度將暫以20納米制程為主，2016年再聚焦FinFET