分頻器設計——MHZ含verilog程序_第1頁
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文檔簡介

分頻器設計一、實驗目的1、熟悉分頻器的原理；2、掌握采用Verilog HDL語言設計分頻器的方法；3、進一步學習利用VerilogHDL語言進行層次設計的方法。二、實驗內容1、采用Verilog語言設計一個十分頻器，記錄Verilog程序；2、對十分頻器進行功能仿真，觀察仿真波形；3、仿真沒有問題后，將分頻比改為50000000，實現(xiàn)一個50M分頻器。利用此分頻器和開發(fā)板上的50MHz時鐘信號，得到1Hz的秒脈沖信號，完成如圖1-2.28所示的秒計數(shù)器。程序設計如下：module fenp(clk_out,clk_in,reset);output clk_out;input clk_in;input reset;reg 1:0 cnt;reg clk_out;always(posedge clk_in or posedge reset)begin if(reset) begincnt<=0;clk_out<=0;endelse beginif(cnt=24999999)begin clk_out<=!clk_out;cnt<=0;endelsecnt<=cnt+1;endendendmodule 本程序經(jīng)

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