基于VerilogHDL的表決器的設計

1、科立工於彳淀囪肺行欠孽茂FujianunivcrsiiyofTechnologyGuomaiInformationCollege學生課程實驗報告書12級電通系通信工程專業(yè)03班學號312890姓名2014-2015學年第2學期實驗項目：基于VerilogHDL的表決器的設計實驗時間：2015.6.07實驗目的：1、熟悉VerilogHDL的編程。2、熟悉七人表決器的工作原理。3、進一步了解實驗系統(tǒng)的硬件結構。實驗原理：所謂表決器就是對于一個行為，由多個人投票，如果同意的票數(shù)過半，就認為此行為可行；否則如果否決的票數(shù)過半，則認為此行為無效。七人表決器顧名思義就是由七個人來投票，當同意的票數(shù)大于或

2、者等于4時，則認為同意；反之，當否決的票數(shù)大于或者等于4時，則認為不同意。實驗中用7個按鍵開關來表示七個人，當對應的按鍵開關輸入為1'時，表示此人同意；否則若按鍵開關輸入為0',則表示此人反對。表決的結果用一個LED表示，若表決的結果為同意，則LED被點亮；否則，如果表決的結果為反對，則LED不會被點亮。同時，數(shù)碼管上顯示通過的票數(shù)。實驗內容：本實驗就是利用實驗系統(tǒng)中的按鍵開關模塊和LED模塊以及數(shù)碼管模塊來實現(xiàn)一個簡單的七人表決器的功能。按鍵開關模塊中的鍵1鍵7表示七個人，當按鍵開關輸入為1'時，表示對應的人投同意票，否則當按鍵開關輸入為0'時，表示對應的人投

3、反對票；LED模塊中D1表示七人表決的結果，當LED1點亮時，表示此行為通過表決；否則當LED1熄滅時，表示此行為未通過表決。同時通過的票數(shù)在數(shù)碼管上顯示出來。實驗步驟：原理圖步驟與實驗一相同模式選擇鍵”：按動該鍵能使實驗板產生12種不同的實驗電路結構。本次實驗的模式選才I到“5”（紅色數(shù)碼管上顯示）。用下載電纜通過JTAG口將對應的sof文件加載到FPGA中。觀察實驗結果是否與自己的編程思想一致端口名使用模塊信號對應FPGA管腳說明K1鍵11七位投票人的表決器K2鍵22K3鍵33K4鍵44K5鍵55K6鍵66K7衣鍵77m_ResultLED模塊D111表決結果亮為通過LEDAG0數(shù)碼管模塊

4、139表決通過的票數(shù)LEDAG1數(shù)碼管模塊140LEDAG2數(shù)碼管模塊141LEDAG3數(shù)碼管模塊142表6-1端口管腳分配表實驗現(xiàn)象與結果當設計文件加載到目標器件后，按實驗系統(tǒng)中按鍵開關模塊的鍵1-鍵7七位按鍵開關，如果按鍵開關的值為“1”(即按鍵開關的開關置于上端，表示此人通過表決)的個數(shù)大于或等于四時LED模塊的D1被點亮，否則D1不被點亮。同時數(shù)碼管上顯示通過表決的人數(shù)。實驗程序：moduledee5(K,m_Result,LEDAG);input7:1K;outputm_Result;output3:0LEDAG;integeri;regm_Result;reg3:0LEDAG;re

5、g2:0sum;always(K)beginsum=0;LEDAG=0;for(i=1;i<=7;i=i+1)if(Ki)sum=sum+1;if(sum>=4)beginm_Result=1;if(sum=4)LEDAG=4'b0100;if(sum=5)LEDAG=4'b0101;if(sum=6)LEDAG=4'b0110;if(sum=7)LEDAG=4'b0111;endelsem_Result=0;beginif(!sum)LEDAG=4'b0000;if(sum)LEDAG=4'b0001;if(sum=2)LEDAG=4'b0010;if(sum=3)LEDAG=4'b0011;endendendmodule表決器的仿真波形圖指導教師評語:實驗現(xiàn)象：當輸入大于4個1的時候數(shù)碼管會顯示相應數(shù)字，1時，LED燈不亮。心得體會