基于FPGA高精度數(shù)字頻率計的設計

1、學生應具備的條件具有EDA專業(yè)知識，并有分析問題的能力和了解頻率計的構造原理，Max Plus的使用主要研究內(nèi)容目標特色1完成以FPGA芯片為核心，采用硬件描述語言來設計數(shù)字頻率計2. 根據(jù)個人設計項目，系統(tǒng)分析各模塊后編寫程序，完成在FPGA芯片上的調(diào)試并最終完成設計論文的撰寫。3. 完成數(shù)字頻率計的設計，采用模塊法進行一一分析且仿真4. 運用Max Plus編寫程序，并進行波形仿真和在FPGA芯片上調(diào)試且優(yōu)化程序5.根據(jù)設計要求進行綜合調(diào)試，并最終完成設計任務和論文的撰寫成果描述設計一個能夠?qū)⑺鶞y頻率分為六檔進行自動換檔的數(shù)字頻率計,且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：

2、a101；第2檔：a102;第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）。成果價值頻率計是工程技術人員必不可少的測量工具，也是電子領域里的一項重要內(nèi)容而高精度頻率計的應用尤為廣泛，不少物理的測量，如轉(zhuǎn)速、振動頻率等測量都涉及到或可以轉(zhuǎn)化為頻率的測量，多功能頻率計設計的完成可以實現(xiàn)。開展本課題的意義及工作內(nèi)容:在電子工程，資源勘探，儀器儀表等相關應用中，頻率計是工程技術人員必不可少的測量工具，頻率測量也是電子領域里的一項重要內(nèi)容，而高精度頻率計的應用尤為廣泛，不少物理的測量，如轉(zhuǎn)速、振動頻率等測量都涉及到或可以轉(zhuǎn)化為頻率的測量，多功能頻率計設計的完成可以實現(xiàn)。

3、采用了在FPGA芯片上實現(xiàn)高精度頻率計的設計原理和具體的VHDL語言編程思路。一、 課題工作的總體安排及進度： 第一周：根據(jù)論題內(nèi)容查找有關資料，做好畢業(yè)設計的前期工作，并與指導老師討論相關設計相關計劃，便于今后更好進行，寫好開題報告 第二周至第七周：軟件的設計，撰寫論文 安排如下： 2月下旬對VHDL語言進一步加強鞏固，為更好地編寫程序； 3月份主要工作在于軟件設計和進行實驗驗證結果； 3月下旬至4月上旬進行論文撰寫及修改的完成 第八周：準備答辯二、 課題預期達到的效果：所測頻率可以進行自動換檔的數(shù)字頻率計,且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：a101；第2檔：a102;

4、第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）二、文獻綜述20世紀末，數(shù)字電子技術得到了飛速發(fā)展，有力地推動和促進了社會生產(chǎn)力的發(fā)展和社會信息化的提高，數(shù)字電子技術的應用已經(jīng)滲透到人類生活的各個方面。從計算機到手機，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設備，從工業(yè)自動化到航天技術，都盡可能采用了數(shù)字電子技術?，F(xiàn)代電子設計技術的核心是EDA技術。EDA技術就是以計算機為工具，在EDA軟件平臺上，對硬件語言HDL為系統(tǒng)邏輯描述手段完成的設計文件，自動的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標芯片的適配編譯、邏輯映射和編程下載等工作（文本選

5、用的開發(fā)工具為Altera公司的MAX+PLUSII）。EDA的仿真測試技術只需要通過計算機就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設計的自動化程度。設計者的工作僅限于利用軟件方式，即利用硬件描述語言（如VHDL）來完成對系統(tǒng)硬件功能的描述。EDA技術使實現(xiàn)，極大地提高了設計效率，縮短了設計周期，節(jié)省了設計成本。今天EDA技術已經(jīng)成為電子設計的重要工具，無論是設計芯片還是設計系統(tǒng)，如果沒有EDA工具的支持，都將是難以完成的。EDA工具已經(jīng)成為現(xiàn)代電路設計工程師的重要武器，正在發(fā)揮越來越重要的作用。為了提高自身的實踐能力與專業(yè)知識

6、應用能力，為了更快地與社會實際和社會需要接軌，這次畢業(yè)設計我選擇了以EDA技術為方向，設計數(shù)字頻率計，在所參考的文獻中，都包含了這一技術。相信通過此次畢業(yè)設計將為我更全面更系統(tǒng)更深入地掌握EDA技術打下良好的基礎。EDA發(fā)展歷程EDA技術伴隨著計算機、集成電路、電子系統(tǒng)設計的發(fā)展，經(jīng)歷了三個發(fā)展階段，即：20世紀70年代發(fā)展起來的CAD技術；0世紀80年代開始應用的CAE技術；20世紀90年代后期，出現(xiàn)的以硬件描述語言、系統(tǒng)級仿真和綜合技術為特征的EDA技術，這時的EDA工具不僅具有電子系統(tǒng)設計的能力，而且能提供獨立于工藝和廠家的系統(tǒng)級設計能力，具有高級抽象的設計構思手段。 EDA技術涉及面廣

7、，內(nèi)容豐富，從教學和實用的角度看，主要有以下四個方面內(nèi)容：(1)大規(guī)?？删幊踢壿嬈骷?2)硬件描述語言；(3)軟件開發(fā)工具；(4)實驗開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術進行電子系統(tǒng)設計的載體；硬件描述語言是利用EDA技術進行電子系統(tǒng)設計的主要表達手段；軟件開發(fā)工具是利用EDA技術進行電子系統(tǒng)設計的智能化、自動化設計工具；實驗開發(fā)系統(tǒng)是利用EDA技術進行電子系統(tǒng)設計的下載工具及硬件驗證工具。隨著現(xiàn)代半導體的精密加工技術發(fā)展到深亞微米(0.180.35um)階段，基于大規(guī)?；虺笠?guī)模集成電路技術的定制或半定制ASIC(Application Specific IC即專用集成電路

8、)器件大量涌現(xiàn)并獲得廣泛的應用，使整個電子技術與產(chǎn)品的面貌發(fā)生了深刻的變化，極大地推動了社會信息化的發(fā)展進程。而支撐這一發(fā)展進程的主要基礎之一，就是EDA技術。 可編程邏輯器件 可編程邏輯器件是近幾年才發(fā)展起來的一種新型集成電路，是當前數(shù)字系統(tǒng)設計的主要硬件基礎，是硬件編程語言HDL物理實現(xiàn)工具?？删幊踢壿嬈骷?shù)字系統(tǒng)設計自動化起著推波助瀾的作用，可以說，沒有可編程邏輯器件就沒有當前的數(shù)字電路自動化。目前，由于這種以可編程邏輯器件為原材料從“制造自主芯片”開始的EDA設計模式己成為當前數(shù)字系統(tǒng)設計的主流，若要追趕世界最先進的數(shù)字系統(tǒng)設計方法，就要認識并使用可編程邏輯器件。 數(shù)字集成電路本身在

9、不斷地進行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應用最廣泛的當屬現(xiàn)場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)。 可編程邏輯器件正處于高速發(fā)展的階段。新型的FPGA/CPLD規(guī)模越來越大，成本

10、越來越低。高性價比使可編程邏輯器件在硬件設計領域扮演著日益重要的角色。低端CPLD已經(jīng)逐步取代了74系列等傳統(tǒng)的數(shù)字元件，高端的FPGA也在不斷地奪取ASIC的市場份額，特別是目前大規(guī)模FPGA多數(shù)支持可編程片上系統(tǒng)（SOPC），與CPU或DSP Core的有機結合使FPGA已經(jīng)不僅僅是傳統(tǒng)的硬件電路設計手段，而逐步升華為系統(tǒng)級實現(xiàn)工具。 基于EDA技術的數(shù)字系統(tǒng)層次化設計方法 EDA(Electronics Design Automation)技術的出現(xiàn)使數(shù)字系統(tǒng)的分析與設計方法發(fā)生了根本的變化，采用的基本設計方法主要有三種：直接設計、自頂向下(Top-to-Down)設計、自底向上(But

11、tom-to-Up)設計。直接設計就是將設計看成一個整體，將其設計成為一個單電路模塊，它適合小型簡單的設計。而一些功能較復雜的大型數(shù)字邏輯系統(tǒng)設計適合自頂向下或自底向上的設計方法。自頂向下的設計方法就是從設計的總體要求入手，自頂向下地將設計劃分為不同的功能子模塊，每個模塊完成特定的功能，這種設計方法首先確定頂層模塊的設計，再進行子模塊的詳細設計，而在子模塊的設計中可以調(diào)用庫中已有的模塊或設計過程中保留下來的實例。自底向上的設計方法與自頂向下的設計方法恰恰相反。 在數(shù)字系統(tǒng)的EDA設計中往往采用層次化的設計方法，分模塊、分層次地進行設計描述。描述系統(tǒng)總功能的設計為頂層設計，描述系統(tǒng)中較小單元的設

12、計為底層設計。整個設計過程可理解為從硬件的頂層抽象描述向最底層結構描述的一系列轉(zhuǎn)換過程，直到最后得到可實現(xiàn)的硬件單元描述為止。層次化設計方法比較自由，既可采用自頂向下的設計也可采用自底向上設計，可在任何層次使用原理圖輸入和硬件描述語言HDL設計。 現(xiàn)代數(shù)字系統(tǒng)的設計方法一般都是自頂向下(Top-to-Down)的層次化設計方法，即從整個系統(tǒng)的整體要求出發(fā)，自上而下地逐步將系統(tǒng)設計內(nèi)容細化，即把整個系統(tǒng)分割為若干功能模塊，最后完成整個系統(tǒng)的設計。在電子設計領域，自頂向下的層次化設計方法，只有在EDA技術得到快速發(fā)展和成熟應用的今天才成為可能，自頂向下的層次化設計方法的有效應用必須基于功能強大的E

13、DA工具，具備集系統(tǒng)描述、行為描述和結構描述功能為一體的硬件描述語言HDL，以及先進的ASIC制造工藝和CPLD/FPGA開發(fā)技術。當今，自頂向下的層次化設計方法已經(jīng)是EDA技術的首選設計方法，是CPLD/FPGA開發(fā)的主要設計手段。 EDA技術的未來從目前的EDA技術來看，其發(fā)展趨勢是政府重視、使用普及、應用廣泛、工具多樣、軟件功能強大。中國EDA市場已漸趨成熟，不過大部分設計工程師面向的是PCB制板和小型ASIC領域，僅有小部分（約11%）的設計人員開發(fā)復雜的片上系統(tǒng)器件。為了與臺灣地區(qū)和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要引進和學習一些最新的EDA技術。 在信息通信領域

14、，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟件技術、第三代移動通信技術、信息管理、信息安全技術，積極開拓以數(shù)字技術、網(wǎng)絡技術為基礎的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。要大力推進制造業(yè)信息化，積極開展計算機輔助設計（CAD）、計算機輔助工程（CAE）、計算機輔助工藝（CAPP）、計算機輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡制造”，便于合作設計、合作制造，參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。自動化儀表的技術、發(fā)展趨勢的測試技術、控制技術與計算機技術、通信技

15、術進一步融合，形成測量、控制、通信與計算機（M3C）結構。在ASIC和PLD設計方面，向超高速、高密度、低功耗、低電壓方面發(fā)展。外設技術與EDA工程相結合的市場前景看好，如組合超大屏幕的相關連接，多屏幕技術也有所發(fā)展。 中國1995年以來加速開發(fā)半導體產(chǎn)業(yè)，先后建立了幾所設計中心，推動系列設計活動以應對亞太地區(qū)其它EDA市場的競爭。在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應的工具。日本、韓國都有ASIC設計工具，但不對外開放。中國華大集成電路設計中心，也提供IC設計軟件，但性能不是很強。相信在不久的將來會有更多更好的設計工具在各地開花結果。據(jù)最新統(tǒng)計顯示，中國和印度正在

16、成為電子設計自動化領域發(fā)展最快的兩個市場，年增長率分別達到了50%和30%。 結束語 EDA技術為現(xiàn)代數(shù)字系統(tǒng)理論和設計的表達與應用提供了可能性，它已不是某一學科的分支，而是一門綜合性學科。EDA技術打破了計算機軟件與硬件間的壁壘，使計算機的軟件技術與硬件實現(xiàn)、設計效率和產(chǎn)品性能合二為一，它代表了數(shù)字電子設計技術和應用技術的發(fā)展方向。 21世紀將是EDA技術的高速發(fā)展時期,并著眼于數(shù)字邏輯向模擬電路和數(shù)?；旌想娐返姆较虬l(fā)展。EDA將會超越電子設計的范疇進入其他領域，隨著基于EDA的SOC設計技術的發(fā)展、軟硬核功能庫的建立、IP核復用，以及基于HDL的自頂向下的設計理念的確立，未來的電子系統(tǒng)級設

17、計(ESL)將不再是電子工程師們的專利。1、 簡述畢業(yè)設計開始以來所做的具體工作和取得的進展或成果具體工作如下： （1）從畢業(yè)設計開始，根據(jù)所設計的項目，通過上網(wǎng)、圖書館等途徑進行資料的收集和整理，對所得的資料進行詳細地閱讀和充分地理解，并確定了設計的總體框架和各模塊組成。 （2）根據(jù)個人設計項目，構思總體方案，然后再對各個模塊進行分析。（3）了解各個功能模塊可以實現(xiàn)的方案與途徑，再對各個方案進行優(yōu)缺點比較并確定最后的方案。（4）先用MAXPLUS軟件對各模塊的波形仿真后，再用模塊法進行整體的調(diào)試，通過編譯后將其下載到FPGA芯片上，最后連接好各管腳，根據(jù)要求進行調(diào)試，使設計結果滿足要求。（5

18、）根據(jù)設計要求利用MAXPLUS編寫、調(diào)試和優(yōu)化程序，根據(jù)功能要求對其進行修改，直至達到要求能實現(xiàn)所需的功能。2、 目前存在問題，下一步的主要研究任務，具體設想與安排 程序調(diào)試可行，各模塊設計的電路也可以實現(xiàn)其功能，目前存在的問題就是設計的系統(tǒng)有時會不穩(wěn)定，還有讀取的數(shù)值反應很慢，不能及時獲取，這就要求我們提高系統(tǒng)的穩(wěn)定性和抗干擾性，并實現(xiàn)如何使理論與實際相結合起來進行綜合調(diào)試，使設計能實現(xiàn)其相應的功能?！菊?介紹一種以FPGA( Field Programmable Gate Array) 為核心,基于硬件描述語言VHDL的數(shù)字頻率計設計與實現(xiàn)，采用模塊化單元構建系統(tǒng),進行數(shù)字頻率計設計

19、與開發(fā)的新方法。數(shù)字頻率計是一種基本的測量儀器，它被廣泛應用與航天、電子、測控等領域。它的基本測量原理是，首先通過分頻器得到1Hz的時鐘，然后用計數(shù)器計數(shù)信號在1S中里的脈沖個數(shù)，把標準時間內(nèi)的計數(shù)的結果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結果用數(shù)碼管顯示出來。引言(1)設計任務(2) 總體方案論證與比較(2) EDA及硬件描述語言介紹(2)3.1 EDA 技術和VHDL語言的特點(2)3.2 FPGA芯片和EPF10K10LC84-4N簡單介紹(3)3.3 MAXPLUS軟件介紹(3) 4 頻率計的設計原理(5) 5 頻率計的模塊設計(7) 5.1 計數(shù)模塊(7)5.2 分頻模塊.

20、(8)5.3 檔位模塊.(9)5.4 鎖存模塊.(10)5.5 數(shù)碼管顯示譯碼模塊.(11)6 系統(tǒng)調(diào)試.(11)7 誤差分析.(12)8 結束語.(14)致謝語.(14) 參考文獻.(14) 引 言本文介紹了在FPGA芯片上實現(xiàn)高精度頻率計的設計原理和具體的VHDL語言編程思路。現(xiàn)場可編程門陣列的出現(xiàn)給現(xiàn)代電子設計帶來了極大的方便和靈活性，使復雜的數(shù)字電子系統(tǒng)設計變?yōu)樾酒壴O計，該系統(tǒng)具有穩(wěn)定可靠、抗干擾能力強和現(xiàn)場可編程等優(yōu)點，同時還可以很方便地對設計進行在線修改。相對于傳統(tǒng)的系統(tǒng)電路設計方法，EDA技術可采用硬件描述語言來描述電路系統(tǒng)，而VHDL語言則具有多層次描述系統(tǒng)硬件功能的能力，而

21、且能支持自頂向下的設計，在電子工程領域，已成為事實上的通用硬件描述語言，這使得設計者可以不必了解硬件結構。通過編譯后最終下載到具體的FPGA器件中去，本設計采用的是 EPF10K10LC84-4N這系列器件，從而實現(xiàn)可編程邏輯器件的設計。頻率測量是電子測量技術中最基本最常見的測量之一，不少物理量的測量, 如轉(zhuǎn)速、振動頻率等的測量都涉及到或可以轉(zhuǎn)化為頻率的測量，數(shù)字頻率計是數(shù)字電路中的一個典型應用，但實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，從而造成測量誤差和可靠性都比較差。而隨著復雜可編程邏輯器件的廣泛應用，以EDA技術進行開發(fā)并運用VHDL語言，將使整個系統(tǒng)大大簡化

22、，同時可大大提高系統(tǒng)的整體性能和可靠性。1 設計任務 設計一個能夠?qū)⑺鶞y頻率分為六檔進行自動換檔的數(shù)字頻率計,且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：a101；第2檔：a102;第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）。2 總體方案論證與比較方案1：采用中小規(guī)模數(shù)字電路構成頻率計，由計數(shù)器構成主要的測量模塊,用定時器組成主要的控制電路。電路框圖如圖2-1 所示。此方案軟件設計簡單，但外圍芯片過多，且頻帶窄，實現(xiàn)起來較復雜，功能不強，而且不能程控和擴展。被測信號比較器量程選擇計數(shù)器定時控制模型鍵盤顯示 圖3-1 方案1 電路框圖方案2：采用

23、大規(guī)?，F(xiàn)場可編程邏輯器件實現(xiàn)數(shù)字頻率計并用模塊法完成。大規(guī)模現(xiàn)場可編程器件采用ALTERA公司生產(chǎn)的EPF10K10LC84-4N實現(xiàn)，其特點是結構簡單，功能較強。比較：方案1 采用中小規(guī)模集成電路來實現(xiàn)，系統(tǒng)電路較復雜，擴展性能差。方案2用可編程邏輯器件實現(xiàn)大部分硬件電路的功能，并且調(diào)試簡單。故采用方案2。3 EDA及硬件描述語言介紹3.1 EDA 技術和VHDL語言的特點EDA（Electronic Design Automation電子設計自動化）代表了當今電子設計技術的最新發(fā)展方向, 它的基本MAXPLUS特征是:設計人員按照“自頂向下”( Top Down) 的設計方法, 對整個系統(tǒng)

24、進行方案設計和功能劃分,系統(tǒng)的關鍵電路用一片或幾片專用集成電路( ASIC) 實現(xiàn),然后采用硬件描述語言HDL（Hardware Description Language硬件描述語言）完成系統(tǒng)行為級設計,最后通過綜合器和適配器生成最終目標器件9。FPGA可以通過軟件編程對目標器件的結構和工作方式進行重構,能隨時對設計進行調(diào)整,具有集成度高、結構靈活、開發(fā)周期短、快速可靠性高等特點, 數(shù)字設計在其中快速發(fā)展,應用這種技術可使設計過程大大簡化軟件全部采用,VHDL語言進行編寫。據(jù)統(tǒng)計，目前發(fā)達國家在電子產(chǎn)品開發(fā)中EDA工具的利用率已達50%4，而大部分的ASIC和FPGA 已采用HDL設計。EDA

25、技術以VHDL高層次綜合能力為特點，支持不同領域A行為、結構、幾何B中各種層次A從系統(tǒng)級直至開關級B的設計描述和自頂向下以及自底向上等設計方法。由于VHDL已成為IEEE準，目前的EDA工具可以使ASIC系統(tǒng)行為、功能、算法的VHDL 描述直接綜合生成FPGA 器件，因此可以使設計者將精力集中于設計構思，從而提高設計效率，同時也利于設計的分交流和重用。VHDL語言最大的特點是描述能力極強,可以覆蓋邏輯設計的諸多領域和層次, 并支持眾多的硬件模型。其特點包括:( 1) 設計技術齊全, 方法靈活, 支持廣泛;( 2) 系統(tǒng)硬件描述能力強;( 3) VHDL 語言可以與工藝無關地進行編程;( 4)

26、VHDL 語言標準、規(guī)范, 易于共享和重用。3.2 FPGA芯片和EPF10K10LC84-4N簡單介紹 (1) FPGA簡介 FPGA (Field Programmable Gate Array)即現(xiàn)場可編程邏輯陣列，是大規(guī)?？删幊碳呻娐返闹髁髌骷?。FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的SRAM(靜態(tài)隨機存儲器)組成，這三種可編程電路是:可編程邏輯陣列LAB(LogicArrayBlock)、輸人輸出模塊和互連資源(IntereonnectResource)。它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半

27、定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術，這利用計算機輔助設計，繪制出實現(xiàn)用戶邏輯的原理圖、編輯布爾方程或用硬件描述語言等方式作為設計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化14。這樣就實現(xiàn)了滿足用戶要求的專用集成電路，真正達到了用戶自行設計、自行研制和自行生產(chǎn)集成電路的目的。 FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM

28、編程FPGA；外設模式可以將FPGA作為微處理器的外設，由微處理器對其編程。概括地說，F(xiàn)PGA器件具有下列優(yōu)點：高密度、高速率、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現(xiàn)場模擬調(diào)試驗證。(2) EPF10K10LC84-4N介紹 可編程器件EPF10K10LC84-4實現(xiàn)IIC總線的通訊接口的基本原理，并給出了部分的VHDL語言描述。該通訊接口與專用的接口芯片相比，具有使用靈活、系統(tǒng)配置方便的特點。 關鍵詞：IIC總線 CPLD VHDL ISPIIC總線是PHILIPS公司開發(fā)的一種簡單、雙向、二線制、同步串行總線。它只需兩根線（串行時鐘線和串行數(shù)

29、據(jù)線）即可在連接于總線上的器件之間傳送信息12。該總線是高性能串行總線，具備多主機系統(tǒng)所需要的裁決和高低速設備同步等功能，應用極為廣泛。目前市場上雖然有專用IIC總線接口芯片，但是地址可選范圍小、性能指標固定、功能單一、使用不方便。根據(jù)IIC總線的電氣特性及其通訊協(xié)議，采用ALTERA公司的FLEX10K系列ISP器件EPF10K10LC84-4可以方便地實現(xiàn)IIC總線的通訊接口，且具有高速、易調(diào)試、可以靈活地實現(xiàn)地在線配置等優(yōu)點，同時大大地減少了系統(tǒng)的開發(fā)周期。IIC總線的數(shù)據(jù)傳輸規(guī)范IIC總線主從機之間的一次數(shù)據(jù)傳送稱為一幀，由啟動信號、地址碼、若干數(shù)據(jù)字節(jié)、應答位以及停止信號等組成。通訊

30、啟動時，主動發(fā)送一個啟動信號（當SCL線上是高電平時，SDA線上產(chǎn)生一個下降沿）、從機的地址碼（8位）和讀寫信號；通訊停止時，主機發(fā)送一個停止信號（當SCL線上是高電平時，SDA線上產(chǎn)生一個上升沿）。8在數(shù)據(jù)傳送過程中，當SCL線上是高電平時，必須保證SDA線上的數(shù)據(jù)穩(wěn)定；傳送一個字節(jié)的數(shù)據(jù)，必須由接收機發(fā)一個應答信號。總線的傳輸碼速率為100kbps（標準）400kbps（高速）。采用+5V電源供電時，輸入電平規(guī)定為：VILmax=1.5V，VIHmin=3V；采用寬電源電壓時，電平規(guī)定為：VILmax=1.5VDD，VIHmin=3VDD10。 3.3 MAXPLUS軟件介紹 (1) MA

31、XPLUS的概述Max+plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應商之一。Max+plus界面友好，使用便捷，被譽為業(yè)界最易用易學的EDA軟件15。在Max+plus上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。Max+plus開發(fā)系統(tǒng)的特點： 開放的界面Max+plus支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。1

32、0 與結構無關Max+plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境13。完全集成化Max+plus的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 豐富的設計庫Max+plus提供豐富的庫單元供設計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。 模塊化工具設計人員可以從

33、各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。 硬件描述語言（HDL）Max+plus軟件支持各種HDL設計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。 (2) MAXPLUS的應用 原理圖輸入（Graphic Editor）MAX+PLUSII軟件具有圖形輸入能力,用戶可以方便的使用圖形編輯器輸入電路圖,圖中的元器件可以調(diào)用元件庫中元器件,除調(diào)用庫中的元件以外,還可以調(diào)用該軟件中的符號功能形成的功能塊.圖形編輯器窗口見圖（一）。 硬件描述語言輸入（Text Editor）MAX+PLUSII軟件中有一個集成的文本編輯器,該編輯器支持V

34、HDL,AHDL和Verilog硬件描述語言的輸入,同時還有一個語言模板使輸入程序語言更加方便,該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)。5 波形編輯器(aveform Editor)在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使用時只要將欲輸入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 ”1”。還可以使用輸入的波形(*.WDF文件)經(jīng)過編譯生成邏輯功能塊，相當于已知一個芯片的輸入輸出波形，但不知是

35、何種芯片，使用該軟件功能可以解決這個問題，設計出一個輸入和輸出波形相同CPLD電路。 管腳（底層）編輯窗口(Floorplan Editor)該窗口用于將已設計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳,通過鼠標的拖拉，方便的定義管腳的功能。 編程文件的產(chǎn)生 編譯器中的裝配程序(Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件：EPROM配置文件（*.POF）例如,MAX7000系列SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM十六進制文件(*.HEX)文本文件(*.TTF) 仿真當設計文件被編譯好,并在波形編輯器中將輸入波形編輯完畢后,就可以進行行為仿真

36、了,通過仿真可以檢驗設計的邏輯關系是否準確.4 頻率計的設計原理 (1) 測頻原理眾所周知, 所謂“頻率”就是周期性信號在單位時間1S內(nèi)變化的次數(shù),若在一定時間間隔T內(nèi)測得這個周期性信號的重復變化次數(shù)N, 則其頻率可表示為:f=N/T。數(shù)字頻率計測頻率的原理框圖可如圖4-1-1所示。其中脈沖形成電路的作用是:將被測信號變成脈沖信號, 其重復頻率等于被測頻率fx。時間基準信號發(fā)生器提供標準的時間脈沖信號、若其周期為1s。則門控電路的輸出信號持續(xù)時間亦準確地等于1s，閘門電路由標準秒信號進行控制。當秒信號來到時閘門開通，被測脈沖信號通過閘門送到計數(shù)譯碼顯示電路；秒信號結束時閘門關閉, 計數(shù)器停止計

37、數(shù)。由于計數(shù)器計得的脈沖數(shù)N是在1秒時間內(nèi)的累計數(shù), 所以被測頻率為NHz。目前, 有幾種常用的數(shù)字頻率測量方法，介紹如下： 直接測頻法直接測頻法是將被測信號整形后加到閘門的一個輸入端，在閘門開通的時間（T）內(nèi)，被測信號的脈沖被送計數(shù)器進行計數(shù)。設計數(shù)器記得的值為N，由頻率計算式可得被測信號頻率為f = N/T2。分析可知，本方法在頻率較低時誤差較大。增大T 可以提高測量精度，但仍難以滿足題目發(fā)揮部分的要求。圖4-1-1 數(shù)字頻率計系統(tǒng)原理方框圖 組合法被測信號頻率較低時，通過直接測量周期可提高精度。因此，當被測信號頻率較高時采用直接測頻，而當被測信號頻率較低時采用先測量周期，然后換算成頻率的

38、方法，就稱為組合測量法。測頻與測周時誤差相等時對應的頻率即為中介頻率，它成為測頻與測周的分水嶺。這種方法可在一定程度上彌補方（1）的不足，提高測量精度。 倍頻法由于直接測頻法在被測信號頻率較高時測量精度高，故可以將被測信號分為幾個頻段，在不同的頻段采用不同的倍頻系數(shù)，將低頻信號轉(zhuǎn)化成高頻信號，從而提高測量精度。這種方法即為倍頻法。 高精度恒誤差測量法根據(jù)高精度恒誤差測量法的原理，具有如下的測頻方案。電路原理見圖4-1-2電路中，預置門控信號控制計數(shù)的時間，可由計數(shù)器實現(xiàn)，CNT1 和CNT2 是兩個可控計數(shù)器，標準信號從CNT1 的時鐘輸入端CLK1 輸入，設其頻率為Fs ，被測信號經(jīng)過整形后

39、從CNT2的CLK端輸入，設其頻率為Fx ，測量值為Fxe 。預置門控信號為高電平時，經(jīng)整形后的被測信號的上升沿通過D 觸發(fā)器后，輸出Q 端啟動兩計數(shù)器同時進行計數(shù)，當預置門控信號為低電平時，經(jīng)整形后的被測信號的一個上升沿使兩計數(shù)器同時停止計數(shù)。設在一次記數(shù)過程中，對標準信號計數(shù)值為Ns ，被測信號計數(shù)值為Nx ，則存在以下關系： Fx / Nx = Fs / Ns 即： Fx =( Fs / Ns )* Nx相對誤差公式為 = 2 / N + F / F2從相對誤差公式中分析可知，其測量精度與被測信號無關，只與標準信號頻率精度有關。顯然， Ns 決定于預置門時間Ts 和標準信號源的頻率，其關

40、系如下：NS = Ts * Fs如果采用頻率為1MHz 的標準信號源，則有S 1/ N若預置門時間Ts取0.1 秒，則NS =0.1100000 =10000， 110-4可見，在整個測量范圍內(nèi)，精度可達到題目要求，若采用更高頻率的信號源或適當延遲預置門時間，則可達到更高的測量精度。本設計就采用高精度恒誤差測量法。圖4-1-2 高精度恒誤差測量法框圖（2 設計原理本設計系統(tǒng)正常工作時, 可測試0999MHz的頻率,設計主要由分頻模塊、控制模塊、計數(shù)模塊、鎖存模塊等幾個模塊組成。被測信號接入計數(shù)器的輸入端SIG, 用5MHz 時鐘通過CLK 端口輸入, 經(jīng)過分頻器分頻為1Hz工作頻率提供給測頻器

41、, 再用測頻器SHIXU 測頻, SHIXU 的計數(shù)使能信號Q能產(chǎn)生一個1秒脈寬的周期信號, 并對頻率計中的計數(shù)器COUTN1 的Q 使能端進行同步控制。當Q 高電平時允許計數(shù);低電平時停止計數(shù), 并保持其所計的脈沖數(shù)。在停止計數(shù)期間, 首先需要一個鎖存信號UP的上升沿將計數(shù)器在前一秒鐘的計數(shù)值鎖存進鎖存器LOCK1 中,當sig的頻率高出或低于某個量程, lock模塊會根據(jù)具體的值選擇相應合適的量程( 本設計共可分為六個量程) ,再由chose選擇具體的通路, 由display實現(xiàn)動態(tài)掃描顯示, 掃描顯示模塊有sele控制七段數(shù)碼管的片選信號, 中間鎖存保存的BCD 碼數(shù)據(jù)動態(tài)掃描譯碼, 以

42、十進制形式顯示。以上的個功能模塊都是在EPF10K10LC84-4N這芯片中運行, 用VHDL予以實現(xiàn)的, 較之以往的傳統(tǒng)型電路更為簡單, 更易于實現(xiàn)頻率計的小型化、微型化甚至芯片化設計。信號從被測信號輸入處輸入到波形整形電路后, 經(jīng)過FPGA 算法處理, 再由數(shù)字顯示部分輸出。在數(shù)字顯示部分根據(jù)不同的檔位,讀出相應的結果,并加上秒表顯示輸出。設置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定,不會由于周期性的清零而不斷閃爍。鎖存信號后, 必須有一清零信號CLR 對計數(shù)器清零, 為下一秒的計數(shù)操作作準備。5 頻率計的模塊設計數(shù)字頻率計的各模塊總連結框圖如圖5-1所示。 圖5-1 各模塊總連接圖5.1 計數(shù)模塊(1

43、) 計數(shù)器功能 計數(shù)器的作用是對輸入脈沖計數(shù),此計數(shù)器的特殊之處是, 有一時鐘使能輸入端Q,用于鎖定計數(shù)值,當高電平時計數(shù)允許, 低電平時計數(shù)禁止。(2) 原件符號圖及仿真波形圖 計數(shù)模塊的模塊圖如圖5-1-2所示，可以定義輸入、輸出信號如下：Q：計數(shù)使能信號，當Q為高電平時則開始計數(shù)，為低電平時則停止CLR：復位信號SIG：被測頻率輸入端HP：計數(shù)輸出端圖5-1-1 計數(shù)模塊圖 計數(shù)模塊仿真 仿真波形圖如圖5-1-2所示，從圖中可以看出：當有一被測頻率且Q為高電平時，計數(shù)開始直到變?yōu)榈碗娖綖橹?，當CLK為1時，計數(shù)器清零。 圖5-1-2 計數(shù)模塊的仿真波形圖5.2 分頻模塊 (1) 分頻器功

44、能 在數(shù)字電路中，分頻的原理也無非就是計數(shù)，分頻器其實就是個計數(shù)器。想得到多少分頻只要將該計數(shù)器的模取為該數(shù)值就行了，所以分頻器的設計與計數(shù)器大同小異。當系統(tǒng)正常工作時,系統(tǒng)時鐘經(jīng)分頻模塊分頻得到1Hz的時鐘, 作為頻率測量控制電路的輸人信號,完成在1s的時間里對被測信號進行計數(shù)。(2) 原件符號圖及仿真波形圖 分頻模塊的模塊圖如圖5-2-1所示，由圖可以定義輸入、輸出信號如下：CLK：系統(tǒng)輸入時鐘，5MHzCOUNT：分頻輸出時鐘信號，1Hz圖5-2-1 分頻模塊圖 分頻模塊仿真 仿真波形圖如圖5-2-1所示，從圖中可以看出：當時鐘信號還沒到達時，不會翻轉(zhuǎn)直到為5MHz后才翻轉(zhuǎn)一次，即為1H

45、z，因為頻率太大，圖中只有部分顯示。 圖5-2-1 分頻模塊的波形仿真圖5.3 檔位模塊 (1) 檔位模塊的輸入、輸出信號的定義 圖5-3-1 檔位模塊圖檔位模塊的模塊圖如圖5-3-1所示，由圖可以得到輸入、輸出信號的定義： 輸入信號HP：由計數(shù)模塊提供，計數(shù)值 UP：輸入信號為上升沿時，開始分檔，從高位分起 輸出信號AD：對應四個數(shù)碼管 DANG：檔位顯示(2) 檔位模塊仿真仿真波形圖如圖5-3-2所示，從圖中可以看出：當UP為上升沿時，開始進行分檔，從顯示的數(shù)字可以知道，輸出為0檔。 圖5-3-2 檔位模塊的波形仿真圖5.4 鎖存模塊 (1) 鎖存器功能由于閘門開啟時間很短，為了防止失去閘

46、門信號后，譯碼顯示電路無法顯示計數(shù)器的值。在本系統(tǒng)中設計了一鎖存電路模塊作為數(shù)據(jù)暫存器，用于閘門關閉后鎖存計數(shù)值，以便譯碼顯示電路可靠地譯碼和顯示測量結果，不會由于周期性的清零信號而不斷閃爍。(2) 原件符號圖及仿真波形圖 鎖存模塊的模塊圖如圖5-4-1所示，由圖可以定義輸入、輸出信號如下：CLR：信號為下降沿時開始對數(shù)據(jù)進行鎖存AD，DANG：輸入信號由分檔模塊提供A11D11，DANG11：對應的鎖存輸出數(shù)據(jù)圖5-4-1 鎖存模塊圖 鎖存模塊仿真仿真波形圖如圖5-4-2所示，從圖中可以看出：當CLR為下降沿時，鎖存器對輸入數(shù)據(jù)一一進行鎖存。 圖5-4-2 鎖存模塊的波形仿真圖5.5 數(shù)碼管

47、顯示譯碼模塊(1) 輸入、輸出信號定義圖5-5-1 數(shù)碼管顯示譯碼模塊圖 輸入信號D：4位的BCD碼輸入信號，由數(shù)碼管掃描模塊提供 輸出信號Q：分別對應于7段LED的7個輸入端口(2) 功能描述 在顯示中，顯示設備為7段LED，它將輸出的數(shù)據(jù)分別顯示在7個LED上，由于采用動態(tài)掃描顯示，只須輸出一下LED所須的驅(qū)動信號即可，這里采用共陰極LED，所以輸出06高電平有效。 6系統(tǒng)調(diào)試 本設計采用的是EDA-V型實驗開發(fā)系統(tǒng)，系統(tǒng)調(diào)試是用模塊法將其編譯后再下載到EPF10K10LC84-4芯片上，并在實驗開發(fā)系統(tǒng)上進行驗證，實際測試表明系統(tǒng)的各項功能可以實現(xiàn)且系統(tǒng)工作穩(wěn)定可靠，實物圖如圖6-1所示

48、。被測頻率：9.537Hz;所測頻率：9100Hz即9Hz；高位0：第0檔；48表示時間，后四位則為所測頻率值被測頻率：5MHz;所測頻率：5000103Hz即5MHz；高位3：第3檔；14表示時間，后四位則為所測頻率值圖6-1 實物圖7 誤差分析頻率計所測值記錄如表所示:表一 第0檔：a100Hz次數(shù)123被測頻率SIG9.537 Hz610.352 Hz2441.406 Hz測出頻率（Hz）96102441表二 第1檔：a101Hz次數(shù)123被測頻率SIG19531.25Hz39062.5 Hz78125Hz測出頻率（Hz）195339067812表三 第2檔：a102Hz次數(shù)123被測頻

49、率SIG156250 Hz312500Hz625000 Hz測出頻率（Hz）156231256250表四 第3檔：a103Hz次數(shù)123被測頻率SIG1.25MHz5MHz2.5MHz測出頻率（Hz）125050002500表五 第4檔：a104Hz次數(shù)12被測頻率SIG10MHz20MHz測出頻率（Hz）10002000記錄表只對幾組頻率進行測試,由所測結果分析,如果被測頻率有小數(shù)的話,顯示出的數(shù)值則把小數(shù)部分忽略,取讀數(shù)值的高四位,會產(chǎn)生一定的誤差，除此之外，還有其它誤差，分析如下：（1）量化誤差設測的頻率為FX ，被測頻率真實值為Fxe ，標準頻率為F S ，在一次測量中，預置門信號時間為TP ，被測信號計數(shù)值為N x ，標準時基信號計數(shù)值為Ns。F X 計數(shù)的起止時間都是由被測信號的上升沿觸發(fā)的，在T P 時間內(nèi)對F X 計數(shù)Nx 無誤差，在此時間內(nèi)FS 的計數(shù)值N s 最多相差一個脈沖，即S 1 而 Fx / Nx = F S/N xFxe / Nx = FS /（NS + S ） 由以上兩式可