基于FPGA的數(shù)據(jù)采集系統(tǒng)電路設計設計收集資料

1、畢業(yè)論文（設計）題目基于FPGA勺數(shù)據(jù)采集系統(tǒng)電路設計目錄第一章緒論31.1弓I言31.2 EDA簡介31.3 FPGA簡介31.4 VHDL語言簡介41.5 QuartusII簡介41.6數(shù)據(jù)采集技術(shù)簡介4第二章總體設計42.1 硬件設計42.1.1 線性電源模塊42.1.2 數(shù)據(jù)采集模塊62.1.3數(shù)據(jù)輸出模塊82.1.4按鍵控制模塊102.2軟件設計112.2.1 ADCINT設計112.2.2 CNT10B設計122.2.3 RAM8設計122.2.4時鐘控制設計132.2.5系統(tǒng)頂層設計13第三章系統(tǒng)軟硬件調(diào)試14結(jié)論15致謝16參考文獻16英文翻譯17附錄一線性電源、FPG渺卜圍電

2、路和FPG海小系統(tǒng)連接口PCB18附錄二系統(tǒng)各模塊VHDL程序19摘要論文介紹了基于FPGA的數(shù)據(jù)采集系統(tǒng)電路的工作原理和設計過程。根據(jù)數(shù)據(jù)采集技術(shù)原理，以Altera公司的EP2C8Q208C8S片為核心器件，通過ADC0809采集數(shù)據(jù)，并用DAC0832俞出數(shù)據(jù)，在QuartusII平臺上，通過VHDLiB編程完成數(shù)據(jù)采集系統(tǒng)電路的軟件設計、編譯、調(diào)試、仿真和下載，再與外圍硬件電路相結(jié)合調(diào)試與設計，最終實現(xiàn)數(shù)據(jù)采集系統(tǒng)電路的完成?！娟P(guān)鍵詞】FPGAQuartusIIVHDL數(shù)據(jù)采集第一章緒論1.1引言隨著數(shù)字系統(tǒng)的發(fā)展，廣泛應用于各種學科領(lǐng)域及日常生活，微型計算機就是一個典型的數(shù)學系統(tǒng)。但

3、是它只能對輸入的數(shù)字信號進行處理，其輸出信號也是數(shù)字信號。而在工業(yè)檢測控制和生活中的許多物理量都是連續(xù)變化的模擬量，如溫度、壓力、流量、速度等，這些模擬量可以通過傳感器或換能器變成與之對應的電壓、電流或頻率等電模擬量。為了實現(xiàn)數(shù)字系統(tǒng)對這些電模擬量進行檢測、運算和控制，就需要一個模擬量與數(shù)字量之間的相互轉(zhuǎn)換的過程。即常常需要將模擬量轉(zhuǎn)換成數(shù)字量，簡稱為AD轉(zhuǎn)換，完成這種轉(zhuǎn)換的電路稱為模數(shù)轉(zhuǎn)換器，簡稱ADG1.2 EDA簡介EDA即電子設計自動化(ElectronicDesignAutomation)的縮寫。它融合了大規(guī)模集成電路制造急速、ASIC測試和封裝技術(shù)、FPGA/CPL編程下載技術(shù)、自

4、動測試技術(shù)、計算機輔助設計(CAD、計算機輔助制造(CAM、計算機輔助測試(CAT和計算機輔助工程(CAE設計的設計概念，為現(xiàn)代電子理論和設計的實現(xiàn)和發(fā)展提供了可能性1。EDAK術(shù)是一種綜合性學科，打破了軟件和硬件見的壁壘，把計算機的軟件技術(shù)與硬件技術(shù)、設計效率和產(chǎn)品性能結(jié)合在一起，它代表了電子設計技術(shù)和應用技術(shù)的發(fā)展方向。EDA#術(shù)一般包括以下內(nèi)容：1.大規(guī)?？删幊踢壿嬈骷?；2.硬件描述語言；3.軟件開發(fā)工具；4.實驗開發(fā)系統(tǒng)2。1.3 FPGA簡介FPGA即現(xiàn)場可編程門陣歹0(FieldProgrammableGateArray)的縮寫。它是一種集成度較高的器件，屆于復雜PLDFPGA具有

5、體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點，在產(chǎn)品研發(fā)和開發(fā)中具有很大的優(yōu)勢。用FPGA故一些協(xié)議實現(xiàn)和邏輯控制，如果協(xié)議理解錯誤或者邏輯需要更改，不需要動PCB另外，F(xiàn)PGAK片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTER松司的FIEX系列等。本設計用的是Altera公司的EP2C8Q208C8N片，里面有68416個邏輯單元，并提供了622個可用的輸入/輸出引腳和1.1M比特的嵌入式寄存器。它提高了白分之六十的性能和降低了一半的功耗，而低成本和優(yōu)化特征使它為各種各樣的汽車、消費、通訊、視頻處理

6、、測試與測量、和其他最終市場提供理想的解決方案3。1.4 VHDL語言簡介誕生于1983年的VHDL是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage的簡稱，1987年底，VHDL作為“IEEE標準1076”發(fā)布。VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設計工具，能通過QuartusII把VHDL碼自動轉(zhuǎn)化為基本邏輯元件連接圖，這極大的推進了電路自動設計4。VHDL從多個層次對數(shù)字系統(tǒng)進行建模和描述，所以大大簡化了電路設計的任務，提高了設計效率。1.5 QuartusII簡介由Altera提供的FPG發(fā)

7、集成環(huán)境一QuartusII,因為其運行速度快，界面統(tǒng)一，功能集中，易學易用等特點，迅速占領(lǐng)了市場5。QuartusII支持VHDLVerilog的設計流程，提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，同時，它還具備仿真功能，因此給系統(tǒng)的軟硬件設計和調(diào)試帶來了很大的便利。1.6數(shù)據(jù)采集技術(shù)簡介系統(tǒng)利用FPG/fi接控制ADC080的模擬信號進行采樣，將轉(zhuǎn)換好的8位進制數(shù)據(jù)存儲到存儲器中，在完成對模擬信號一個或數(shù)個周期的采樣后，通過DAC0832勺輸出端將數(shù)據(jù)讀取出來。第草總體設計2.1硬件設計2.1.1線性電源模塊根據(jù)系統(tǒng)要求，需提供+12U-12V、+5V的電源。因此我采用了濾波電

8、容、防自激電容、LED燈及固定式三端穩(wěn)壓器LM7905LM781護日LM7912等器件搭建成能產(chǎn)生精度高、穩(wěn)定度好的直流輸出電壓的線性電源電路。系統(tǒng)的線性電源電路部分原理圖如圖2.1所示：圖2.1系統(tǒng)的線性電源模塊電路當電路接通后，如果LED燈亮起，則代表能產(chǎn)生出要求的電壓。為了實驗的攜帶方便，我另外再加上電源變壓器和整流電橋。在畫PCB的時候，用大面積覆銅，有助丁美觀和節(jié)約實驗器材。實物如圖2.2所示：圖2.2系統(tǒng)的線性電源實物圖PCB圖見附錄一。2.1.2數(shù)據(jù)采集模塊系統(tǒng)采用ADC080猶行數(shù)據(jù)采集，ADC0809是逐次逼近式A/D轉(zhuǎn)化器，由8位A/D轉(zhuǎn)換器、8路多路開關(guān)以及微處理機兼容組

9、成的控制邏輯的CMOS&件。ADC080判進行一次比較，即決定數(shù)字碼中的以為碼的去留操作，需要8個時鐘的脈沖，而它是8位A/D轉(zhuǎn)換器，所以它完成一次轉(zhuǎn)換需要8*8=64個時鐘，這樣它的轉(zhuǎn)換時間為t=64*(1/f),f為時鐘頻率。系統(tǒng)用的時鐘為500KHz所以ADC0809勺轉(zhuǎn)換時間為128us6。因為采樣時需要滿足采樣定理，即采樣頻率需要大丁等丁輸入信號最高頻率的2倍，所以ADC0809能采樣的最高頻率為3906.25Hz。ADC0809勺主要特性：分辨率為8位,具有轉(zhuǎn)換啟?？刂贫耍瑔蝹€+5V電源供電，模擬輸入電壓范圍0+5V不需要零點和滿刻度校準，系統(tǒng)中由可調(diào)電位器提供，工作溫度范圍為-4

10、0+85攝氏度，低功耗，約15mW它的內(nèi)部邏輯結(jié)構(gòu)如圖2.3所示：圖2.3ADC0809內(nèi)部邏輯結(jié)構(gòu)ADC080卸腳排列如圖2.4所示：ADC080物28引腳雙列直插式封裝，各引腳含義如下：IN0-IN7:8位模擬量輸入引腳。D(PD7:8位數(shù)字輸出量引腳。STARTA/D轉(zhuǎn)換啟動信號輸入端。EOC轉(zhuǎn)換結(jié)束信號輸出引腳，開始轉(zhuǎn)換時為低電平，當轉(zhuǎn)換結(jié)束時為高電OE輸出允許控制端，用以打開三態(tài)數(shù)據(jù)輸出鎖存器。CLK時鐘信號輸入端。VCC+5V工作電壓。VREF(+):參考電壓正端。GND地。VREF():參考電壓負端。ALE地址鎖存允許信號輸入端。圖2.5系統(tǒng)數(shù)據(jù)采集模塊電路當ALE高電平有效時，

11、因為ABC的都是低電平，所以選擇的是IN0通道D7DO13-14SfcDAC9#*11lotm9RTB當STARW上跳沿時，所有內(nèi)部寄存器活零；下跳沿時，開始A/D轉(zhuǎn)換；在轉(zhuǎn)換期間，STAR祐保持低電平不變。而當EO0高電平時，表明A/D轉(zhuǎn)換結(jié)束。當OE=1時，輸出轉(zhuǎn)換得來的數(shù)據(jù)；否則，輸出數(shù)據(jù)線呈高阻態(tài)。PCES見附錄一。2.1.3數(shù)據(jù)輸出模塊系統(tǒng)采用的數(shù)據(jù)輸出為DAC0832DAC083迎8分辨率的D/A轉(zhuǎn)換集成芯片，由8位輸入鎖存器、8位DACJ存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。它因為價格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點，而得到了廣泛的應用7。DAC0832勺主要參數(shù)有：1.

12、 分辨率為8位。2. 轉(zhuǎn)換時間為1us。3. 滿量程誤差為1LSB4. 參考電壓為-10+10V。5. 供電電源為+5+15V6. 邏輯電平輸入與TTL兼容。它的內(nèi)部邏輯結(jié)構(gòu)如圖2.6所示：VrnILE193ACND/CSI/WR2JL_/XFER17JODCNGMM圖2.6DAC0832內(nèi)部邏輯結(jié)構(gòu)DAC083：SI腳排列如圖2.7所示：LOiTIwRi17|XFER16|以0H|DiisIdtITJaSILlolCS|LWRi|_2AGMP口DjA以言Lnn?“inRfDGND圖2.7DAC0832引腳排列CS片選信號輸入線(選通數(shù)據(jù)鎖存器)，低電平有效WR1數(shù)據(jù)鎖存器寫選通輸入線，負脈沖

13、(脈寬應大丁500ns)有效。AGND模擬信號地。D卜D7:8位數(shù)據(jù)輸入線。VREF基準電壓輸入線，范圍為-10V+10V。Rfb:反饋信號輸入線，可通過改變Rfb端外接電阻值來調(diào)整轉(zhuǎn)換滿量程精度。DGND數(shù)字信號地。IOUT1:電流輸出端1,其值隨DACJ存器的內(nèi)容線性變化。IOUT2電流輸出端2,其值與IOUT1值之和為一常數(shù)。XFER數(shù)據(jù)傳輸控制信號輸入線，低電平有效。WR2DA沛存器選通輸入線，負脈沖(脈寬應大丁500ns)有效。ILE:數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效。VCC電源輸入端，范圍為+5V+15V。本實驗用的是+5V。DAC0832勺輸出放大和濾波電路采用TL082芯

14、片搭建。TL082是一通用J-FET雙運算放大器。它的內(nèi)部結(jié)構(gòu)和引腳排列如圖2.8所示8:OutputIInvertinginput1TNoDinveriinginput1Q腿+E7Vct+VOutput2可Invertinginput2T1Non-invertinftinput2Output1輸出1;Invertinginput1反向輸入1;Non-invertinginput1正向輸入1;Vcc-電源-12V；圖2.8TL082內(nèi)部結(jié)構(gòu)和引腳排列TL082為8引腳雙列直插式封裝，各引腳含義如下：(1)(2)(3)(4)(5) Non-invertinginput2正向輸入2；(6) Inv

15、ertinginput2反向輸入2；(7) Output2輸出2;(8) Vcc+電源+12M系統(tǒng)的數(shù)據(jù)輸出電路部分原理圖如圖2.9所示:圖2.10系統(tǒng)按鍵控制模塊電路系統(tǒng)實物如圖2.11所示：圖2.9系統(tǒng)數(shù)據(jù)輸出模塊電路2.1.4按鍵控制模塊系統(tǒng)采用兩個按鍵開關(guān)設計正/負電平輸入信號電路，作按鍵控制模塊。-個按鍵控制CLR另一個按鍵控制WREN兩個按鍵開關(guān)電路如圖2.10所示:FPGA2M：sai!W邸nNM-UTTRJ邱1圖2.11系統(tǒng)實物圖在畫PCB的時候，用大面積覆銅，有助丁美觀和節(jié)約實驗器材。系統(tǒng)PCB圖見附錄一。2.2軟件設計2.2.1 ADCINT設計ADCIN形控制0809的采

16、樣狀態(tài)機。由ADC080田區(qū)動程序生成的原理圖如圖2.12所示:aj*iulaMla.ADCINT=Dp.O)ALECLKSTARTEOCOEAIDALOCKD0(7.0圖2.12ADCINTADCIN而真圖如圖2.13所示：2.2.2 CNT10B設計CNT10有一個用丁RAM勺9位地址計數(shù)器，它的工作時鐘CLK0由WREN控制：當WREN=1時，CLK0=LOCK0LOCK速自于ADC080味樣控制器，這時處丁采樣允許階段，RAM的地址鎖存時鐘inclock=CLKOUT=LOCK0這樣每當一個LOCK0勺脈沖通過ADC0809寸采到一個數(shù)據(jù)，并將它存入RAMK當WREN=0時，采樣禁止，

17、允許讀出RAMfr的數(shù)據(jù)。把示波器接到DAC0832的輸出端就能看到波形。CNT10醵理圖如圖2.14所示：-CNT10E1=1-L:LOCK。CXUTIB.OCLRCU0DJTCLKWE一E頑3tn_r圖2.14CNT10B2.2.3 RAM8設計RAMWLAM_RAM它有8位數(shù)據(jù)線和9位地址線。WRENI寫時能，高電平有效。RAM源理圖如圖2.15所示：iwefC:addressIB.0Ljn1ii:inclackijinst4ramB圖2.15RAM82.2.4時鐘控制設計由芯片EP2C8Q208C胴生的20MHZ勺時鐘做輸入，經(jīng)過分頻以后，一路輸出與芯片EP2C8Q208C8曲169引

18、腳相連的500KHz的時鐘，另一路則輸出給ADC080碘電的10KHz的時鐘。所示:時鐘控制原理圖如圖系統(tǒng)頂層設計系統(tǒng)頂層原理框圖如圖2.17所示，圖中D為8位數(shù)據(jù)輸入，CLK為系統(tǒng)時鐘輸入信號頻率，由系統(tǒng)時鐘信號輸入電路控制。Q為RAM8勺8位輸出，與DAC0832相接。4FlhTl時明頊LOCKSIXMiqanCLKDLTXot|原中|yw?*:.二：T7：.:二：二二二PI心胃PIHKPIN仙PIN_ftPIW31Plk?7Plhl.75Plhl72圖2.17系統(tǒng)頂層原理框圖系統(tǒng)頂層仿真圖如圖2.18所示：系統(tǒng)引腳鎖定示意圖如圖2.19所示:l/piwtWT03cnso

19、nlrdCiMTVHlSnnflnIIM2H1_4Q冬WMTL板5|3*tA；3dil2心】汕誠2B2J4iM：mvnt*524m=ffl_!293BJjHin+jMgHJMjlviwht*wi7+ii*iX3LTTL(eMwJI|7*nAlalwi:)=jwIV2FIff23=1MJKi2=fH1753=ffiaIU2Di昭2嘰1瑋2RMJ2JHQB2JM5HlMQB3_*WjSjMflB2MR2JM0必.DC叫職E中.晡叫.境M3nrGfaUQ2*-u.3itrriasrtRigauswmV|wnMUHl*iM3*LVHL(EtowJII7*nA|ailwi:j3.34fEm.(bMQMb

20、A胄心livrri2*w17oradtifaul:OuWOj|pL如WH45D+_MQB*_W1日wB+JflB+JM31_也的*WEQ：?.i|_曲而0?-IEJg3L小ym|kiH|7+lh5X3LTTL(EtowJl)2*iAIS-Ml.IrtTl(MdlJ13-tfl.VniHMMQ2*iAartjfcfajj13B.TTL(rWwJil7+nAlalwirj3.3-vavmijfaUQzw0心】圖2.19系統(tǒng)引腳連接圖系統(tǒng)各模塊VHDIJ?序見附錄二。第三章系統(tǒng)軟硬件調(diào)試根據(jù)系統(tǒng)總體要求，把寫好的VHDL程序進行引腳鎖定，綜合，適配，編程下載，調(diào)試。將線性電源模塊、數(shù)據(jù)采集模塊、FP

21、GA模塊、數(shù)據(jù)輸出模塊及按鍵控制模塊連接好，時鐘頻率由系統(tǒng)時鐘信號輸入電路提供，然后通過JTAG下載模式在線將生成的配置文件寫入芯片中，如圖3.1所示：dlQuAKtiLaII-Dl/quartuaq,UR.rtlintficfillcctar/top-tp-ltcip.cdfJ日回國圖3.1程序下載通過反復調(diào)試、修改、功能驗證確認無誤后，用示波器探頭接DAC0832俞出端。測得的實驗數(shù)據(jù)見表1:表1系統(tǒng)測試數(shù)據(jù)輸入波形的頻率輸出波形的頻率50.050Hz50.031Hz99.630Hz99.611Hz113.77Hz113.40Hz150.24Hz150.29Hz199.18Hz199.22

22、Hz250.61Hz250.53Hz300.54Hz300.59Hz350.96Hz351.03Hz407.50Hz407.40Hz測得的數(shù)據(jù)范圍從50.050Hz到407.50Hz,平均相對誤差為0.0039,具有較高的精度，基本達到了設計要求。結(jié)論本設計從可編程邏輯器件（FPGA#手，用VHD旃言，結(jié)合ADC0809DAC0832TL082等芯片實現(xiàn)了數(shù)據(jù)采集與輸出。首先通過對數(shù)據(jù)采集原理進行分析，總體上提出實現(xiàn)數(shù)據(jù)采集與輸出方案，通過CNT10削RAM府模塊的設計，用FPGAS現(xiàn)了數(shù)據(jù)的采集與輸出，并完成了軟硬件設計和調(diào)試。其放大電路和濾波電路用的芯片是TL082,其放大倍數(shù)合適，低通濾

23、波性能較好，輸出波形較為平滑。同時，設計中還存在一些不足之處，主要表現(xiàn)在以下幾個方面。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。第三,RAM睬用8位，針對輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴充ROM勺容量。致謝首先要感謝指導老師的嚴格指導和親切關(guān)懷，從一開始選題方向的指導，以及VHDLS序上的幫助，乂提供了實驗室這么好的良好的設計環(huán)境和條件，最終才使我能夠順利完成項目的設計。同時也感謝同組的同學以及我們專業(yè)其他同學，此次設計的順利完成少不了你們的毫無保留幫助和傾盡全

24、力的支持，在此我衷心感謝你們。由于自身水平有限,設計中難免存在一些不足之處,敬請各位老師批評指正。參考文獻英文翻譯DigitalacquisitionsystemcircuitbasedonFPGAPhysicsandinformationengineeringcollegeElectronicinformationscienceandtechnologymajor070303029BoruiLifacultyadviserYongxiZenglecturerAbstract】：Thispaperintroducestheworkingprincipleanddesignprocessofth

25、edataacquisitionsystemcircuitbasedonFPGA.Accordingtotheprincipleofdatacollectiontechnology,AlteracompanyinEP2C8Q208C8Nchipinforthecoredevice,collectdatabytheADC0809outputdatabytheDAC0832,throughtheVHDLlanguageprogrammingcompletesimpleoscilloscopesoftwaredesign,compilation,debugging,simulationanddown

26、loadandperipheralhardwarecircuit,andcombiningthefinaldesigndebugging,dataacquisitionsystemcircuitinQuartusIIplatform.【keywords】:FPGAQuartusII；VHDLdataacquisition附錄一線性電源、FPG/#圍電路和FPG撮小系統(tǒng)連接口PCB線性電源,*FPG渺卜圍電路和FPGAM小系統(tǒng)連接口附錄二系統(tǒng)各模塊VHDLzg序時鐘控制的VHDL源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logi

27、c_arith.all;useieee.std_logic_unsigned.all;entityclk_bisport(clk:instd_logic;clk500K,clk10K:outstdlogic);endentity;architecturebehaveofclk_bissignalclk1,clk2:std_logic;signaltemp1:integerrange0to49;signaltemp2:integerrange0to2499;beginprocess(clk)-500kHZbeginifclkeventandclk=1thentemp1=temp1+1;iftem

28、p1=24thenclk1=notclk1;temp1=0;endif;endif;endprocess;process(clk)-10kHZbeginifclkeventandclk=1thentemp2=temp2+1;iftemp2=1249thenclk2=notclk2;temp2=0;endif;endif;endprocess;clk500K=clk1;clk10K=clk2;endbehave;ADCINT的VHD崩程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;來自0809轉(zhuǎn)換好的8位數(shù)據(jù)狀態(tài)機工作時鐘轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換個模擬

29、信號通道地址鎖存信號轉(zhuǎn)換開始信號數(shù)據(jù)輸出3態(tài)控制信號信號通道最低位控制信號觀察數(shù)據(jù)鎖存時鐘ENTITYADCINTISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);-CLK:INSTD_LOGIC;EOC:INSTD_LOGIC;-8ALE:OUTSTD_LOGIC;START:OUTSTD_LOGIC;OE:OUTSTD_LOGIC;ADDA:OUTSTD_LOGIC;LOCK0:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-8位數(shù)據(jù)輸出ENDADCINT;ARCHITECTUREbehavOFADCINTISTYPEs

30、tatesIS(st0,st1,st2,st3,st4);-定義各狀態(tài)子類型SIGNALcurrent_state,next_state:states:=st0;SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK:STD_LOGIC;-轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號BEGINADDA=0;-當ADDA=0，模擬信號進入通道IN0;當ADDA=1，則進入通道IN1Q=REGL;LOCK0ALE=0;START=0;LOCK=0;OE=0;next_stateALE=1;START=1;LOCK=0;OE=0;next_stateALE=0;START=0

31、;LOCK=0;OE=0;IF(EOC=1)THENnext_state=st3;-EOC=1表明轉(zhuǎn)換結(jié)束ELSEnext_stateALE=0;START=0;LOCK=0;OE=1;next_stateALE=0;START=0;LOCK=T;OE=T;next_statenext_state=st0;ENDCASE;ENDPROCESSCOM;REG:PROCESS(CLK)BEGINIF(CLKEVENTANDCLK=1)THENcurrent_state=next_state;ENDIF;ENDPROCESSREG;-由信號current_state將當前狀態(tài)值帶出此進程:REGLA

32、TCH1:PROCESS(LOCK)-此進程中，在LOCK勺上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIFLOCK=1ANDLOCKEVENTTHENREGL=D;ENDIF;ENDPROCESSLATCH1;ENDbehav;CNT10B勺VHDLW程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10BISPORT(LOCK0,CLR:INSTD_LOGIC;CLK:INSTD_LOGIC;WE:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(8DOWNTO0);CLKOUT:OUTSTD_LOGIC);ENDCNT10B;ARCHITECTUREbehavOFCNT10