數(shù)字電子技術(shù)基礎(chǔ)：第5章_觸發(fā)器

1、第五章第五章 觸發(fā)器觸發(fā)器FF , FLIP-FLOP5.1 概述概述一、用于記憶一、用于記憶1位二進(jìn)制信號(hào)位二進(jìn)制信號(hào) 1. 有兩個(gè)能自行保持的狀態(tài)有兩個(gè)能自行保持的狀態(tài) 雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器 2. 根據(jù)輸入信號(hào)可以置成根據(jù)輸入信號(hào)可以置成0或或1二、觸發(fā)器的作用二、觸發(fā)器的作用 1.存儲(chǔ)數(shù)據(jù)存儲(chǔ)數(shù)據(jù) 2.波形變換波形變換 3.其他其他三、存儲(chǔ)方式三、存儲(chǔ)方式 1.自保持自保持 2.翻轉(zhuǎn)翻轉(zhuǎn) 單端、雙端單端、雙端四、分類四、分類 1. 按觸發(fā)方式（電平按觸發(fā)方式（電平-同步，脈沖同步，脈沖-主從，邊沿）主從，邊沿） 2. 按邏輯功能（按邏輯功能（RS, JK, D, T） 3. 按工藝（

2、按工藝（TTL, CMOS） 鎖存器鎖存器雙穩(wěn)態(tài)多諧振蕩器雙穩(wěn)態(tài)多諧振蕩器雙態(tài)元件雙態(tài)元件觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件。觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件。它有兩個(gè)穩(wěn)定的狀態(tài)：它有兩個(gè)穩(wěn)定的狀態(tài)：0狀態(tài)和狀態(tài)和1狀態(tài)；狀態(tài)；在不同的輸入情況下，可以被置成在不同的輸入情況下，可以被置成0狀態(tài)或狀態(tài)或1狀態(tài)；狀態(tài)；當(dāng)輸入信號(hào)消失后，所置成的狀態(tài)能夠保持不變。當(dāng)輸入信號(hào)消失后，所置成的狀態(tài)能夠保持不變。所以，觸發(fā)器可以記憶所以，觸發(fā)器可以記憶1位二值信號(hào)。位二值信號(hào)。根據(jù)根據(jù)的不同，觸發(fā)器的不同，觸發(fā)器可以分為可以分為:RS觸發(fā)器、觸發(fā)器、D觸發(fā)器、觸發(fā)器、JK觸發(fā)器、觸發(fā)器、T和和T

3、 觸發(fā)器；觸發(fā)器；按照按照的的不同，可分為不同，可分為:基本基本RS觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器。發(fā)器。5.2 SR鎖存器 / 基本RS觸發(fā)器電電路路組組成成和和邏邏輯輯符符號(hào)號(hào) SR QQ S R Q Q(a) 邏輯圖(b) 邏輯符號(hào)& SR信號(hào)輸入端，低電平有效。信號(hào)輸入端，低電平有效。信號(hào)輸出端，信號(hào)輸出端，Q=0、Q=1的狀態(tài)稱的狀態(tài)稱0狀態(tài)狀態(tài); Q=1、Q=0的狀態(tài)稱的狀態(tài)稱1狀態(tài)狀態(tài). SR QQ&工作原理工作原理R SQ10011 00R=0、S=1時(shí)：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、

4、Q=1可得Q0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復(fù)位。R端稱為觸發(fā)器的置0端或復(fù)位端。 SR QQ&0110R SQ1 00R=1、S=0時(shí)：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。0 11 SR QQ&1110R=1、S=1時(shí)：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲(chǔ)起來，這體現(xiàn)了觸發(fā)器具有記憶能力。R SQ1 000 111 1不變10 SR QQ&001

5、1R SQ1 000 111 1不變0 0不定R=0、S=0時(shí)：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時(shí)間不可能完全相等，。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。特性表（真值表）特性表（真值表）觸發(fā)器接收輸入信號(hào)之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。：觸發(fā)器接收輸入信號(hào)之后所處的新的穩(wěn)定狀態(tài)。 Qn0001111000011011RS次態(tài)次態(tài)Qn+1的卡諾圖的卡諾圖約束條件 1)(1SRQRSQRSQnnn特性方程特性方程觸發(fā)器的就是觸發(fā)器Qn+1與及Qn之間的邏輯關(guān)系式狀態(tài)圖狀態(tài)圖描述觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件的圖形稱為狀態(tài)圖011/1/10/0

6、1/當(dāng)觸發(fā)器處在0狀態(tài)，即Qn=0時(shí)，若輸入信號(hào) 01或11，觸發(fā)器仍為0狀態(tài)；RS當(dāng)觸發(fā)器處在1狀態(tài)，即Qn=1時(shí)，若輸入信號(hào) 10或11，觸發(fā)器仍為1狀態(tài)；RSRS若 10，觸發(fā)器就會(huì)翻轉(zhuǎn)成為1狀態(tài)。RS若 01，觸發(fā)器就會(huì)翻轉(zhuǎn)成為0狀態(tài)。波形圖波形圖反映觸發(fā)器輸入信號(hào)取值和狀態(tài)之間對(duì)應(yīng)關(guān)系的圖形稱為波形圖RSQQ置1置0置1置1置1保持不允許基本基本RS觸發(fā)器的特點(diǎn)觸發(fā)器的特點(diǎn)（1）觸發(fā)器的次態(tài)不僅與輸入信號(hào)狀態(tài)有關(guān)，而且與觸發(fā)器的現(xiàn)態(tài)有關(guān)。（2）電路具有兩個(gè)穩(wěn)定狀態(tài)，在無外來觸發(fā)信號(hào)作用時(shí)，電路將保持原狀態(tài)不變。（3）在外加觸發(fā)信號(hào)有效時(shí)，電路可以觸發(fā)翻轉(zhuǎn)，實(shí)現(xiàn)置0或置1。（4）在穩(wěn)定

7、狀態(tài)下兩個(gè)輸出端的狀態(tài)必須是互補(bǔ)關(guān)系，即有約束條件。在數(shù)字電路中，凡根據(jù)輸入信號(hào)R、S情況的不同，具有置0、置1和保持功能的電路，都稱為RS觸發(fā)器。5.2 SR鎖存器鎖存器一、電路結(jié)構(gòu)與工作原理一、電路結(jié)構(gòu)與工作原理1.0 11,010,10012.1*0DDDDDDQQQQRSSQQS R工作原理兩個(gè)或非門接成反饋，引出輸入端用來置 ，定義：為“ ”狀態(tài);為“ ”狀態(tài)為置 輸入端，為置 輸入端根據(jù)工作原理得到真值表和的“ ”信號(hào)同時(shí)消失后，不定所以正常工作下，應(yīng)遵循的約束條件。*QQRSDDR SnQ1nQ功能0 0 00 0 1不用不用不允許0 1 00 1 10001nQ置 01 0 0

8、1 0 11111nQ置 11 1 01 1 101nnQQ1保持二、動(dòng)作特點(diǎn)二、動(dòng)作特點(diǎn)在任何時(shí)刻，輸入都能直接改變輸出的狀態(tài)。在任何時(shí)刻，輸入都能直接改變輸出的狀態(tài)。例：例：0,1DDSRQ Q和同時(shí)為同為5.3 電平觸發(fā)的觸發(fā)器電平觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理一、電路結(jié)構(gòu)與工作原理*QQRSCLK才起作用。和到達(dá)，只有觸發(fā)信號(hào)觸發(fā)器基本輸入控制門RSCLKRS二、動(dòng)作特點(diǎn)二、動(dòng)作特點(diǎn)在在CLK=1的全部時(shí)間里，的全部時(shí)間里，S和和R的變化都將引起輸出狀態(tài)的變化。的變化都將引起輸出狀態(tài)的變化。變化多次翻轉(zhuǎn)、可能隨和期間，在RSQQCLK 1*QQRSCLK5.4 脈沖觸發(fā)的觸發(fā)器脈沖

9、觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理一、電路結(jié)構(gòu)與工作原理提高可靠性，要求每個(gè)提高可靠性，要求每個(gè)CLK周周期輸出狀態(tài)只能改變期輸出狀態(tài)只能改變1次次主從觸發(fā)器主從觸發(fā)器*QQRSCLKnQ1.SR(1)1,(2)clkS Rclkclk主從觸發(fā)器時(shí)，“主”按翻轉(zhuǎn)，“從”保持下降沿到達(dá)時(shí)，“主”保持，“從”根據(jù)“主”的狀態(tài)翻轉(zhuǎn)所以每個(gè)周期，輸出狀態(tài)只可能改變一次主觸發(fā)器主觸發(fā)器 Q主觸發(fā)器主觸發(fā)器 Q從觸發(fā)器從觸發(fā)器 Q也是確定的的情況下，即使出現(xiàn)為解除約束觸發(fā)器主從*12QRSJK.SR110111011后，“從”，“主”“主”保持時(shí)，則若clkQQclkKJ*,)(SR后，“從”保持“主”保

10、持時(shí)，則若clkQQclkKJ01103*)()(,)(*QclkQQclkKJ后，“從”則“主”置若則“主”置若時(shí)，則若1001114000011102后，“從”，“主”保持，“主”時(shí)，則若clkQQclkKJ*,)(列出真值表列出真值表*QQKJCLK*Q*QQRSCLK*QSR二、脈沖觸發(fā)方式的動(dòng)作特點(diǎn)二、脈沖觸發(fā)方式的動(dòng)作特點(diǎn)輸出狀態(tài)只能改變一次”狀態(tài)翻轉(zhuǎn)到達(dá)后，“從”按“主第二步“從”保持時(shí)，“主”接收信號(hào)，第一步分兩步動(dòng)作：clkclk11.的信號(hào)進(jìn)入主觸發(fā)器時(shí)，只允許的信號(hào)進(jìn)入主觸發(fā)器時(shí)，只允許1110KQJQ主主從從SR J KQQQQCLK。最后的狀態(tài)，決定前，要找出期間里輸

11、入發(fā)生變化時(shí)在可能翻轉(zhuǎn)一次高電平期間，“主”只在但主從起控制作用里輸入信號(hào)對(duì)“主”都的全部時(shí)間，“主”為同步主從*112QQclkclkclkJKclkSRSR.5.5 邊沿觸發(fā)的觸發(fā)器邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強(qiáng)抗干擾能力，為了提高可靠性，增強(qiáng)抗干擾能力，希望希望觸發(fā)器的次態(tài)觸發(fā)器的次態(tài)僅取決于僅取決于CLK的下降沿（或上升沿）到來的下降沿（或上升沿）到來時(shí)時(shí)的輸入信號(hào)狀態(tài)，與在此前、后輸入的狀態(tài)沒有關(guān)系。的輸入信號(hào)狀態(tài)，與在此前、后輸入的狀態(tài)沒有關(guān)系。用用CMOS傳輸門的邊沿觸發(fā)器傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器維持阻塞觸發(fā)器用門電路用門電路tpd的邊沿觸發(fā)器的邊沿觸發(fā)器 一、電路

12、結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)和工作原理1234,(1)0,TGTGQD QDclkTGTGQ通，斷隨著而變化時(shí)，斷，通保持 反饋通路接通，自鎖反饋不通斷通，“主”保持此前的狀態(tài)通斷，后，,)2(*4321DQTGTGDTGTGclk1234,(3),TGTGQDclkTGTGQclk通，斷接收新的輸入斷，通保持 反饋通路接通直到下個(gè)后，輸出才能變化。列出真值表)4(*QQDCLKQ10有異步置 ，置 端、后的狀態(tài)無關(guān)輸入的狀態(tài)，而與此前僅取決于上升沿到達(dá)時(shí)，的上升沿（或下降沿）變化發(fā)生在二、動(dòng)作特點(diǎn)*QclkQ*Q0*2SRQRSRSQRSQRSQRSQRSQ特性方程.*QQRS符符號(hào)號(hào). 4狀

13、狀態(tài)態(tài)轉(zhuǎn)轉(zhuǎn)換換圖圖.3QKQJQ*2:.特性方程狀狀態(tài)態(tài)轉(zhuǎn)轉(zhuǎn)換換圖圖. 3*QQKJ符符號(hào)號(hào). 4*QQTQTQTQ*2:.特性方程狀態(tài)轉(zhuǎn)換圖.3符號(hào).4*QQDDQ *2:.特性方程狀態(tài)轉(zhuǎn)換圖.3符號(hào).4*QQPHLPLHtt,pdt假設(shè)門傳輸延時(shí)時(shí)間為一、建立時(shí)間一、建立時(shí)間二、保持時(shí)間二、保持時(shí)間三、傳輸延遲時(shí)間三、傳輸延遲時(shí)間四、最高時(shí)鐘頻率四、最高時(shí)鐘頻率SETUPtHOLDtpdt假設(shè)門傳輸延時(shí)時(shí)間為RDQCPSDDD 觸發(fā)器的工作波形RDKCPSDJ下降沿觸發(fā)的J- -K觸發(fā)器工作波形QQKJQSDRDCPTG11QDCMOS傳輸門構(gòu)成的D觸發(fā)器TG3TG211TG411Q1QCPCPCPCPCPCPCPCPG1SDRDG2G3G4QQ主Q主11CPCPCP觸發(fā)器的狀態(tài)轉(zhuǎn)移發(fā)生在CP上升沿到達(dá)的時(shí)刻，且接受這一時(shí)刻的輸入激勵(lì)信號(hào)D，狀態(tài)方程為。 CPDQn1王金王金明明 編著編著數(shù)字系統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)與設(shè)計(jì)與Verilog HDL（第第2,32,3版版）TP271/W24. 4F借閱書庫借閱書庫 本書按照“器件軟件語言”的順序介紹數(shù)字系統(tǒng)設(shè)計(jì)的方法、CPLD/FPGA器件、典型的EDA設(shè)計(jì)軟件和Verilog HDL硬件