基于VHDL的智力競賽搶答器的設計方案

1、基于VHDL的智力競賽搶答器的設計與實現(xiàn)摘要:本文介紹了一種智力競賽搶答器的基本原理和功能要求,并采用VHDL語言實現(xiàn)了這種搶答器的程序設計。本文所采用的模塊化、逐步細化的設計方法有利于系統(tǒng)的分工合作、并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤,提高系統(tǒng)設計的效率,特別適用于可編程邏輯器件的應用設計。關鍵詞:VHDL自頂向下的設計方法搶答器可編程邏輯器件1引言20世紀90年代,引起數(shù)字系統(tǒng)設計方法發(fā)生突破性變革的技術是VHDL (Very High Speed Integrated CircuitHardware Descrip tion Language,超高速集成電路硬體描述語言 。它是一以I

2、EEE - 1076標準所規(guī)范的硬件描述語言,主要用于從算法級、寄存器級到門級的多種抽象設計層次的數(shù)字系統(tǒng)建模,已成為電子設計自動化( EDA的一種重要手段?，F(xiàn)代數(shù)字系統(tǒng)的設計多采用自頂向下的設計方法,屬階層式設計 1 。自頂向下設計的各個階層,可全部用圖形也可全部用VHDL語言進行描述,還可采用混合方式,即頂層模塊用圖形描述,底層元件用VHDL描述等。2智力競賽搶答器的基本原理設計一個智力競賽搶答器要求具有四路搶答輸入,能夠識別最先搶答的信號,顯示該臺號;對回答問題所用的時間進行計時、顯示、超時報警;可以預置回答問題的時間;同時具有復位功能,倒計時啟動功能。2. 1功能模塊劃分根據(jù)對搶答器的

3、功能要求, 3 把要設計的系統(tǒng)劃分為五個功能模塊:搶答信號判別電路,最先搶答的臺號顯示控制電路,分頻電路,倒計時及計時值顯示電路,揚聲器控制電路。2. 2功能分析搶答信號判別電路在系統(tǒng)復位后,對A、B、C、D四路搶答信號進行判別,輸出端G3 - G0與A - D一一對應,優(yōu)勝者對應的G為“1”,其余的G為“0”,且將結果鎖存。完成搶答判別的同時,輸出端R輸出有效信號,對揚聲器進行選通。分頻電路用于產(chǎn)生倒計時電路所需的周期為1 s的時鐘脈沖,分頻系數(shù)視輸入時鐘CLK的頻率而定。臺號顯示控制電路將輸入信號G3 - G0轉換為BCD碼,以驅動數(shù)碼管,顯示臺號。倒計時及時間顯示控制電路由ti, tse

4、t信號預置答題時間;由復位信號IN I將答題時間作為初值賦給倒計時計數(shù)器;由計數(shù)允許信號EN啟動計數(shù)。輸出信號為time,sel與out,其中sel與out為揚聲器選通控制信號。揚聲器控制電路使系統(tǒng)只在兩種情況下輸出驅動揚聲器的脈沖信號:一種是倒計時計數(shù)器處于禁止計數(shù)狀態(tài)( EN無效 ,并且完成初始化,開始對搶答信號進行判別,當某參賽組搶先按下按鍵,系統(tǒng)在輸出該組臺號信息的同時,輸出脈沖信號;一種是確認優(yōu)先搶答的參賽組后,啟動倒計時計數(shù)器計數(shù)(使EN有效 ,當計數(shù)到“0”時,輸出脈沖信號。2. 3 用VHDL自頂向下實現(xiàn)智能搶答器的設計采用VHDL、以層次化設計的方法對搶答器進行邏輯功能描述。

5、本設計用單個VHDL實體進行邏輯設計,以若干進程分別對各功能模塊進行描述。對外部端口在實體中定義,對各模塊間的接口信號,作為內(nèi)部節(jié)點,在結構體中用SIGNAL定義。搶答器的VHDL 源文件qdq. vhd表述如下:L IBRARY ieee;USE ieee. std_logic_1164. all;USE ieee. std_logic_unsigned. ALL;ENTITY qdq isPORT(A,B, C,D, tset, IN I. EN. CLK: in std_logic;tih: in std_logic_vector (5 downto 4 ;til: in std_log

6、ic_vector (3 downto 0 ;bell: out std_logic;timeh: buffer std_logic_vector(5 downto 4 ;timel: buffer std_logic_vector (3 downto 0 ;obcd: out std_logic_vector (2 downto 0 ;END;ARCH ITECTURE one of qdq isSIGNAL G : std_logic_vector (3 downto 0 ; "內(nèi)部接口信號說明SIGNAL R : std_logic;SIGNAL CLK1: std_logic

7、;SIGNAL sel, outc : std_logic;SIGNAL tah : std_logic_vector(5 downto 4 ;SIGNAL tal : std_logic_vector (3 downto 0 ;BEGINLOCK: PROCESS(A, B, C, D, IN I, CLK "描述LOCK模塊的進程BEGINIF ( IN I = 1 THENR < = 0;G < = " 0000" ;ELSIF rising_edge (CLK THENIF (A = 1OR G ( 3 = 1 AND NOT ( G ( 0

8、= 1OR G(1 = 1OR G(2 = 1THEN G(3 < = 1;END IF;IF (B = 1OR G(2 = 1 AND NOT ( G( 0 = 1OR G(1 = 1OR G(3 = 1THEN G(2 < = 1;END IF;IF (C = 1OR G(1 = 1 AND NOT(G(0 = 1ORG(2 = 1OR G(3 = 1THEN G(1 < = 1;END IF;IF (D = 1OR G ( 0 = 1 AND NOT ( G ( 1 = 1OR G(2 = 1OR G(3 = 1THEN G(0 < = 1;END IF;R &l

9、t; =A OR B OR C OR D;END IF;END PROCESS;CB: PROCESS(CLK "描述CB模塊的進程VAR IABLE Q : std_logic_vector (8 downto 0 ;BEGINIF CLKEVENT AND CLK = 1THENIF (Q = " 111111111" THEN Q: = " 000000000" ;ELSE Q: =Q + 1;END IF;END IF;CLK1 < =Q (8 ;END PROCESS;COUNT: PROCESS ( tih, til, tse

10、t, timeh, timel, IN I, EN,CLK1 "描述COUNT模塊的進程BEGINIF rising_edge (CLK1 THENIF ( tset = 1 THENtah < = tih;tal < = til;END IF;IF ( IN I = 1 THENtimeh < = tah;timel < = tal;ELSIF (EN = 1 THENtimeh < = timeh;timel < = timel;ELSIF ( timeh = 0 AND timel = 0 THENtimeh < = timeh;tim

11、el < = timel;ELSIF ( timel = 0 THENtimel < = " 1001" ;timeh < = timeh - 1;ELSEtimel < = timel - 1;timeh < = timeh;END IF;END IF;END PROCESS;obcd < = " 001" WHEN G = " 1000" ELSE "用并行語句描述" 010" WHEN G = " 0100" ELSE "DECODE

12、R模塊" 011" WHEN G = " 0010" ELSE" 100" WHEN G = " 0001" ELSE" 000" ;bell < = ( (R AND sel OR outc AND CLK; "用并行語句描述BELL模塊sel < = 1WHEN ( timeh = tah ANDtimel = tal ELSE 0;outc < = 1WHEN ( ( timeh = 0 AND ( timel = 0 AND (EN = 0AND ( IN I = 0 ELSE0;END one;3結論用VHDL設計的智力競賽搶答器在計算機上仿真通過后,下載到可編程邏輯器件中,整個設計過程相對于傳統(tǒng)的設計方法,有較大的突破,重要體現(xiàn)在:1 VHDL的設計采用自頂向下的設計方法 1 。這種模塊化、逐步細化的方法有利于系統(tǒng)的分工合作、并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯誤,提高系統(tǒng)設計的效率。2 VHDL有非常豐富的數(shù)據(jù)類型:位、位矢量、整數(shù)、實數(shù)、數(shù)組、結構等