二進制相位鍵控（PSK）調(diào)制器與解調(diào)器設(shè)計

1、8.118.11二進制相位鍵控（二進制相位鍵控（PSKPSK） 調(diào)制器與解調(diào)器設(shè)計調(diào)制器與解調(diào)器設(shè)計相移鍵控PSKn數(shù)字信號對載波相位調(diào)制稱為相移鍵控（即相位鍵控）PSK（ PhaseShift Keying ）。n數(shù)字相位調(diào)制（相位鍵控）是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。n二進制相位鍵控用同一個載波的兩種相位來代表數(shù)字信號。n由于PSK系統(tǒng)抗噪聲性能優(yōu)于ASK和FSK，而且頻帶利用率較高，所以，在中、高速數(shù)字通信中被廣泛采用。絕對調(diào)相和相對調(diào)相n數(shù)字調(diào)相（相位鍵控）常分為：n（ 1）絕對調(diào)相，記為 CPSK；n（ 2）相對調(diào)相，記為 DPSK。n對于二進制的

2、絕對調(diào)相記為2CPSK，相對調(diào)相記為2DPSK。 1.絕對調(diào)相（ CPSK ）n所謂絕對調(diào)相即CPSK，是利用載波的不同相位去直接傳送數(shù)字信息的一種方式。n對二進制CPSK，若用相位代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號為“ 0”碼時，已調(diào)信號相對于載波的相位為；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。n按此規(guī)定，2CPS K信號的數(shù)學(xué)表示式為n式中0為載波的初相位。受控載波在0、兩個相位上變化。n關(guān)于CPSK波形的特點，必須強調(diào)的是：CPSK波形相位是相對于載波相位而言的。n因此 畫 CPSK波形時，必須先把載波畫好，然后根據(jù)相位的規(guī)定，才能畫出它的波形。 ”碼

3、為“”碼為“0)2cos(1)2cos(002tfAtfAucccpsk2.相對調(diào)相（DPSK）n相對調(diào)相（相對移相），即DPSK，也稱為差分調(diào)相，這種方式用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間載波相位的變化表示數(shù)字基帶信號的。n所謂相位變化又有向量差和相位差兩種定義方法。n向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生相位變化。而相位差是指前后兩碼元的初相位是否發(fā)生了變化。n對同一個基帶信號，按向量差和相位差畫出的DPSK波形是不同的。n例如在相位差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位即前后兩碼元的初相位相對改變。出現(xiàn)“0”碼時，DPSK的載波相位即前后兩

4、碼元的初相位相對不變。n在向量差法中，在絕對碼出現(xiàn)“1”碼時，DPSK的載波初相位相對前一碼元的終相位改變。出現(xiàn)“0”碼時，DPSK的載波初相位相對前一碼元的終相位連續(xù)不變。在畫DPSK波形時，第一個碼元波形的相位可任意假設(shè)。n由以上分析可以看出，絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復(fù)雜。n絕對移相是用已調(diào)載波的不同相位來代表基帶信號的，在解調(diào)時，必須要先恢復(fù)載波，然后把載波與CPSK信號進行比較，才能恢復(fù)基帶信號。由于接收端恢復(fù)載波常常要采用二分頻電路，它存在相位模糊，即用二分頻電路恢復(fù)的載波有時與發(fā)送載波同相，有時反相，而且還會出現(xiàn)隨機跳變，這樣就給絕對移相信號的解調(diào)帶來困難。

5、n而相對移相，基帶信號是由相鄰兩碼元相位的變化來表示，它與載波相位無直接關(guān)系，即使采用同步解調(diào)，也不存在相位模糊問題，因此在實際設(shè)備中，相對移相得到了廣泛運用。CPSK信號的產(chǎn)生nDPSK信號應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前DPSK信號的產(chǎn)生較多地采用碼變換加 CPSK調(diào)制而獲得。nCPSK調(diào)制有直接調(diào)相法和相位選擇法兩種方法。1.直接調(diào)相法n直接調(diào)相法的電路采用一個環(huán)形調(diào)制器。n在CPSK調(diào)制中，當(dāng)基帶信號為正時，輸出載波與輸入同相，當(dāng)基帶信號為負時，輸出載波與輸入載波反相，從而實現(xiàn)了CPSK調(diào)制。2.相位選擇法(相位選擇法電路 )n相位選擇法電路如上圖所示，設(shè)振蕩器

6、產(chǎn)生的載波信號為 ，它加到與門1，同時該振蕩信號經(jīng)倒相器變?yōu)?，加到與門2，基帶信號和它的倒相信號分別作為與門1及與門2的選通信號。基帶信號為1碼時，與門1選通，輸出為 ；基帶信號為 “0”碼時，與門 2選通，輸出為 ，即可得到CPSK信號。)2cos(tfAc)2cos(tfAc)2cos(tfAc)2cos(tfAcDPSK信號的產(chǎn)生 n1.相對移相信號（DPSK）的產(chǎn)生 n2.絕對碼一相對碼變換關(guān)系 n3.產(chǎn)生DPSK信號電路方框圖 1.相對移相信號（DPSK）的產(chǎn)生n相對移相信號（DPSK）是通過碼變換加 CPS K調(diào)制產(chǎn)生，其產(chǎn)生原理如下圖所示。這種方法是把原基帶信號經(jīng)過絕對碼相對碼

7、變換后，用相對碼進行 C PS K調(diào)制，其輸出便是 D P S K信號，即相對調(diào)相可以用絕對碼一相對碼變換加上絕對調(diào)相來實現(xiàn)。 基帶信號 ka 絕對碼-相對碼變換 CPSK 調(diào) 制 DPSK信號 2.絕對碼一相對碼變換關(guān)系n若假設(shè)絕對調(diào)相按“1”碼同相，“0”碼相的規(guī)律調(diào)制；而相對調(diào)相按“1”碼相位變化（移相），“0”碼相位不變規(guī)律調(diào)制。按此規(guī)定，絕對碼記為aK，相對碼記為bK，絕對碼一相對碼變換電路如下圖所示，n絕對碼一相對碼之間的關(guān)系為n根據(jù)上述關(guān)系，絕對碼與相對碼（差分碼）可以相互轉(zhuǎn)換。1kkkbab ka 1kb kb ka kb 1kb 圖（a）（b）分別為絕對碼變?yōu)橄鄬Υa的電路及波

8、形 kb 1kb ka kb 1kb ka 圖（a），（b）分別為相對碼變?yōu)榻^對碼的電路及波形3.產(chǎn)生DPSK信號電路方框圖DPSK信號的產(chǎn)生，先需將絕對碼變換為相對碼，然后用相對碼對載波進行絕對調(diào)相，即可得到相對碼調(diào)相（DPSK）信號。所介紹的絕對調(diào)相器均可產(chǎn)生DPSK信號，只需將絕對碼變?yōu)橄鄬Υa即可。 DPSK信號的解調(diào)nDPSK信號的解調(diào)方法有兩種：n1.極性比較法（又稱同步解調(diào)或相干解調(diào)）n2.相位比較法（是一種非相干解調(diào)）。1.極性比較法n在極性比較法電路中，輸入的CPSK信號經(jīng)帶通后加到乘法器，乘法器將輸入信號與載波極性比較。極性比較電路符合絕對移相定義（因絕對移相信號的相位是相對

9、于載波而言的），經(jīng)低通和取樣判決電路后還原基帶信號。n若輸入為DPSK信號，經(jīng)極性比較法電路解調(diào)，還原的是相對碼。要得到原基帶信號，還必須經(jīng)相對碼一絕對碼變換器，由相對碼還原成絕對碼，得到原絕對碼基帶信號。n DPSK解調(diào)器由三部分組成，乘法器和載波提取電路實際上就是相干檢測器。后面的相對碼（差分碼）絕對碼的變換電路，即相對碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。2.相位比較法 )(tuDPSK + )(tn 帶 通 濾波器 BT 低通 取判 （DPSK相位比較法解調(diào)器原理框圖）nDPSK相位比較法解調(diào)器原理框圖及其相應(yīng)的波形圖如上圖示。n其基本原理是將接收到的前后碼元所對應(yīng)的調(diào)相波進行

10、相位比較，它是以前一碼元的載波相位作為后一碼元的參考相位，所以稱為相位比較法或稱為差分檢測法。n該電路與極性比較法不同之處在于乘法器中與信號相乘的不是載波，而是前一碼元的信號，該信號相位隨機且有噪聲，它的性能低于極性比較法的性能。 n輸入的uDPSK信號一路直接加到乘法器，另一路經(jīng)延遲線延遲一個碼元的時間TB后，加到乘法器作為相干載波。若不考慮噪聲影響，設(shè)前一碼元載波的相位為 ，后一碼元載波的相位為 ，則乘法器的輸出為12n經(jīng)低通濾波器濾除高頻項，輸出為n式中 ，是前后碼元對應(yīng)的載波相位差。n由調(diào)相關(guān)系知cos21)cos(21)(210tu21判為“1” n可直接解調(diào)出原絕對碼基帶信號。n這

11、里應(yīng)強調(diào)的是，相位比較法電路是將本碼元信號與前一碼元信號相位比較，它適合于按相位差定義的DPSK信號的解調(diào)，對碼元寬度為非整數(shù)倍載頻周期的按向量差定義的DPSK信號，該電路不適用。n對 C PS K信號解調(diào)，該電路輸出端應(yīng)增加相對碼變?yōu)榻^對碼的變換電路。CPSK調(diào)制程序方框圖及電路符號CPSK調(diào)制方框圖 FPGACLKSTART基帶信號計數(shù)器0相載波相載波二選一開關(guān)調(diào)制信號CPSK調(diào)制電路符號 CPSK調(diào)制VHDL程序及仿真 CPSK調(diào)制VHDL程序及注釋n-文件名：CPSKn-功能：基于VHDL硬件描述語言，對基帶信號進行調(diào)制n-最后修改日期：2004.3.16nlibrary ieee;n

12、use ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity CPSK isnport(clk :in std_logic; -系統(tǒng)時鐘 n start :in std_logic; -開始調(diào)制信號n x :in std_logic; -基帶信號n y :out std_logic); -已調(diào)制輸出信號nend CPSK;narchitecture behav of CPSK isnsignal q:std_logic_vector(1 downto 0);

13、-2位計數(shù)器nsignal f1,f2:std_logic; -載波信號nbeginnprocess(clk) -此進程主要是產(chǎn)生兩重載波信號f1，f2nbeginnif clkevent and clk=1 then n if start=0 then q=00;n elsif q=01 then f1=1;f2=0;q=q+1;n elsif q=11 then f1=0;f2=1;q=00;n else f1=0;f2=1;q=q+1;n end if;nend if;nend process;nprocess(clk,x) -此進程完成對基帶信號x的調(diào)制 nbeginnif clkev

14、ent and clk=1 then n if q(0)=1 thenn if x=1 then y=f1; -基帶信號x為1時，輸出信號y為f1 n else y=f2; -基帶信號x為0時，輸出信號y為f2n end if;n end if;nend if;nend process;nend behav; CPSK調(diào)制VHDL程序仿真圖及注釋（CPSK調(diào)制VHDL程序仿真全圖） 注：a.載波信號f1、f2是通過系統(tǒng)時鐘clk 分頻得到的，且滯后系統(tǒng) 時鐘一個clk。 b.調(diào)制輸出信號y滯后載波一個clk；滯后系統(tǒng)時鐘兩個clk。（CPSK調(diào)制VHDL程序仿真局部放大圖）CPSK解調(diào)方框圖及

15、電路符號 CPSK解調(diào)方框圖FPGAclkstart調(diào)制信號計數(shù)器q判決基帶信號注：在計數(shù)器q=0時，根據(jù)調(diào)制信號此時的電平高低，來進行判決。CPSK解調(diào)電路符號 CPSK解調(diào)VHDL程序及仿真 1.CPSK解調(diào)VHDL程序及注釋n-文件名：CPSK2n-功能：基于VHDL硬件描述語言，對CPSK調(diào)制的信號進行解調(diào)n-最后修改日期：2004.3.16nlibrary ieee;nuse ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity CPSK2 isnp

16、ort(clk :in std_logic; -系統(tǒng)時鐘n start :in std_logic; -同步信號n x :in std_logic; -調(diào)制信號n y :out std_logic); -基帶信號nend CPSK2;narchitecture behav of CPSK2 isnsignal q:integer range 0 to 3; nbeginnprocess(clk) -此進程完成對CPSK調(diào)制信號的解調(diào)nbeginnif clkevent and clk=1 then n if start=0 then q=0;n elsif q=0 then q=q+1; -在

17、q=0時，根據(jù)輸入信號x的電平來進行判決n if x=1 then y=1; n else y=0;n end if;n elsif q=3 then q=0;n else q=q+1;n end if;nend if;nend process;nend behav;2.CPSK解調(diào)VHDL程序仿真圖及注釋 （CPSK解調(diào)VHDL程序仿真全圖） 注：a.當(dāng)q=0時，根據(jù)x的電平來進行對判決。 b.輸出信號y滯后輸入信號x一個clk。（CPSK解調(diào)VHDL程序仿真局部放大圖）DPSK調(diào)制方框圖及電路符號 DPSK調(diào)制方框圖 FPGACPSK調(diào)制clkstart絕對碼計數(shù)器異或寄存器相對碼CPSK

18、調(diào)制調(diào)制信號DPSK調(diào)制電路符號 絕對碼相對碼轉(zhuǎn)換VHDL程序及仿真1.絕對碼相對碼轉(zhuǎn)換VHDL程序n-文件名：DPSKn-功能：基于VHDL硬件描述語言，對基帶信號進行絕對碼到相對碼的轉(zhuǎn)換n-最后修改日期：2004.3.16nlibrary ieee;nuse ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity DPSK isnport(clk :in std_logic; -系統(tǒng)時鐘 n start :in std_logic; -開始轉(zhuǎn)換信號n x :

19、in std_logic; -絕對碼輸入信號 n y :out std_logic); -相對碼輸出信號nend DPSK;narchitecture behav of DPSK isnsignal q:integer range 0 to 3; -分頻器nsignal xx:std_logic; -中間寄存信號 nbeginnprocess(clk,x) -此進程完成絕對碼到相對碼的轉(zhuǎn)換nbeginnif clkevent and clk=1 then n if start=0 then q=0; xx=0;n elsif q=0 then q=1; xx=xx xor x;y=xx xor

20、 x; -輸入信號與前一個輸出信號進行異或n elsif q=3 then q=0;n else q=q+1;n end if;nend if;nend process;nend behav;2.絕對碼相對碼轉(zhuǎn)換程序仿真圖及注釋 注：a.在q=0時，輸出信號y是輸入信號x與中間寄存信號xx異或。 b.輸出信號y滯后于輸入信號x一個clk。相對碼絕對碼轉(zhuǎn)換方框圖及電路符號 相對碼絕對碼轉(zhuǎn)換方框圖 FPGAclkstart相對碼計數(shù)器寄存器異或絕對碼絕對碼相對轉(zhuǎn)換電路符號 相對碼絕對碼轉(zhuǎn)換VHDL程序及仿真 1.相對碼絕對碼轉(zhuǎn)換VHDL程序n-文件名：DPSK2n-功能：基于VHDL硬件描述語言，對基帶碼進行相對碼到絕對碼的轉(zhuǎn)換n-最后修改日期：2004.3.16nlibrary ieee;nuse ieee.std_logic_