南昌大學數(shù)字電路與邏輯設計課件第11章

1、第第11章章 11.1 8位十進制數(shù)字頻率計設計位十進制數(shù)字頻率計設計 11.1.1 測頻原理測頻原理 圖圖11-1 頻率計模型框圖頻率計模型框圖 11.1.1 測頻原理測頻原理 圖圖11-2 測頻時序測頻時序 11.1.2 設計一個兩位十進制計數(shù)器設計一個兩位十進制計數(shù)器 圖圖11-3 兩位十進制計數(shù)器電路圖：兩位十進制計數(shù)器電路圖：COUNTER10.bdf 11.1 8位十進制數(shù)字頻率計設計位十進制數(shù)字頻率計設計 11.1.2 設計一個兩位十進制計數(shù)器設計一個兩位十進制計數(shù)器 圖圖11-4 74390的真值表的真值表 11.1.2 設計一個兩位十進制計數(shù)器設計一個兩位十進制計數(shù)器 圖圖1

2、1-5 圖圖11-3電路的仿真波形電路的仿真波形 11.1.3 8位十進制計數(shù)器的設計位十進制計數(shù)器的設計 圖圖11-6 8位十進制計位十進制計數(shù)器電路：數(shù)器電路：CNT32B.bdf 11.1.4 32位寄存器設計位寄存器設計 圖圖11-7 由由4個個74374構(gòu)成的構(gòu)成的32位寄存器電路：位寄存器電路：LOCK32.bdf 11.1.5 時序控制器設計時序控制器設計 圖圖11-8 頻率計測頻時序控制器電路頻率計測頻時序控制器電路 11.1.5 時序控制器設計時序控制器設計 圖圖11-9 7493真值表真值表 圖圖11-10 74154真值表真值表 11.1.5 時序控制器設計時序控制器設計

3、 圖圖11-11 圖圖11-8電路的仿真波形電路的仿真波形 11.1.6 頂層電路設計與測試頂層電路設計與測試 圖圖11-12 頻率計頂層電路原理圖頻率計頂層電路原理圖 11.1.6 頂層電路設計與測試頂層電路設計與測試 圖圖11-13 頻率計工作時序波形頻率計工作時序波形 11.1.7 在在FPGA中完成硬件實測中完成硬件實測 實測的內(nèi)容有實測的內(nèi)容有2項：項：1. 能否完成正常的測頻工作，即輸入信號的頻率與顯示的數(shù)據(jù)是能否完成正常的測頻工作，即輸入信號的頻率與顯示的數(shù)據(jù)是否一致，穩(wěn)定性是否好；否一致，穩(wěn)定性是否好；2. 被測信號能達到的頻率上限是多少，與計算機的時序分析結(jié)果被測信號能達到的

4、頻率上限是多少，與計算機的時序分析結(jié)果的一致性如何。需要注意的是，實測時的一致性如何。需要注意的是，實測時CLK1的頻率必須是的頻率必須是8Hz。如果沒有，可以從其它信號分頻得到。如果沒有，可以從其它信號分頻得到。 11.2 簡易電子琴設計簡易電子琴設計 11.2.1 電子琴頂層設計電子琴頂層設計 圖圖11-14 電子琴頂層設計電路電子琴頂層設計電路 圖圖11-15 琴鍵編碼器琴鍵編碼器MCD的的CASE語句描述語句描述 11.2.2 電子琴主控模塊電子琴主控模塊PIANO_B電路結(jié)構(gòu)電路結(jié)構(gòu) 圖圖11-16 電子琴主控模塊電子琴主控模塊PIANO_B內(nèi)部電路圖內(nèi)部電路圖 11.2.2 電子琴

5、主控模塊電子琴主控模塊PIANO_B電路結(jié)構(gòu)電路結(jié)構(gòu) 圖圖11-17 可預置計數(shù)器可預置計數(shù)器LDCNT11的時鐘分頻器的時鐘分頻器CNT5B內(nèi)部電路內(nèi)部電路 11.2.2 電子琴主控模塊電子琴主控模塊PIANO_B電路結(jié)構(gòu)電路結(jié)構(gòu) 圖圖11-18 簡譜顯示譯碼器簡譜顯示譯碼器DECODE的的CASE語句描述語句描述 11.2.3 十一位二進制可預置型計數(shù)器設計十一位二進制可預置型計數(shù)器設計 圖圖11-19 11位可預置計數(shù)器位可預置計數(shù)器LDCNT11內(nèi)部電路內(nèi)部電路 11.2.4 LPM_ROM型音符預置數(shù)存儲器設置型音符預置數(shù)存儲器設置 圖圖11-20 LPM_ROM型音符預置數(shù)存儲器型

6、音符預置數(shù)存儲器TONE_TABL設置界面設置界面 11.2.4 LPM_ROM型音符預置數(shù)存儲器設置型音符預置數(shù)存儲器設置 圖圖11-21 LPM_ROM型音符預置數(shù)存儲器型音符預置數(shù)存儲器TONE_TABL配置文件設置界面配置文件設置界面 11.2.4 LPM_ROM型音符預置數(shù)存儲器設置型音符預置數(shù)存儲器設置 圖圖11-22 音符預置數(shù)配置文件音符預置數(shù)配置文件data2.mif生成界面生成界面 11.2.4 LPM_ROM型音符預置數(shù)存儲器設置型音符預置數(shù)存儲器設置 圖圖11-23 音符預置數(shù)音符預置數(shù)mif配置文件配置文件data2.mif 11.2.5 時序仿真測試與硬件實現(xiàn)時序仿

7、真測試與硬件實現(xiàn) 11.3 樂曲自動演奏電路設計樂曲自動演奏電路設計 11.3.1 自動演奏原理和實現(xiàn)方案自動演奏原理和實現(xiàn)方案 11.3.2 電路設計電路設計 圖圖11-24 樂曲自動演奏電路樂曲自動演奏電路 11.3.2 電路設計電路設計 【例【例11-1】WIDTH = 4 ; -“梁祝梁?！睒非鷺纷V碼樂曲樂譜碼mif文件文件DEPTH = 256 ;ADDRESS_RADIX = DEC ;DATA_RADIX = DEC ;CONTENT BEGIN -注意實用文件中要展開以下數(shù)據(jù)，每一組占一行注意實用文件中要展開以下數(shù)據(jù)，每一組占一行00: 3 ; 01: 3 ; 02: 3 ;

8、03: 3; 04: 5; 05: 5; 06: 5;07: 6; 08: 8; 09: 8;10: 8 ; 11: 9 ; 12: 6 ; 13: 8; 14: 5; 15: 5; 16: 12;17: 12;18: 12; 19:15;20:13 ; 21:12 ; 22:10 ; 23:12; 24: 9; 25: 9; 26: 9; 27: 9; 28: 9; 29: 9;30: 9 ; 31: 0 ; 32: 9 ; 33: 9; 34: 9; 35:10; 36: 7; 37: 7; 38: 6; 39: 6;40: 5 ; 41: 5 ; 42: 5 ; 43: 6; 44: 8

9、; 45: 8; 46: 9; 47: 9; 48: 3; 49: 3;50: 8 ; 51: 8 ; 52: 6 ; 53: 5; 54: 6; 55: 8; 56: 5; 57: 5; 58: 5; 59: 5;60: 5 ; 61: 5 ; 62: 5 ; 63: 5; 64:10; 65:10; 66:10; 67: 12; 68: 7; 69: 7;70: 9 ; 71: 9 ; 72: 6 ; 73: 8; 74: 5; 75: 5; 76: 5; 77: 5; 78: 5; 79: 5;80: 3 ; 81: 5 ; 82: 3 ; 83: 3; 84: 5; 85: 6; 86

10、: 7; 87: 9; 88: 6; 89: 6;90: 6 ; 91: 6 ; 92: 6 ; 93: 6; 94: 5; 95: 6; 96: 8; 97: 8; 98: 8; 99: 9;100:12 ;101:12 ;102:12 ;103:10;104: 9;105: 9;106:10;107: 9;108: 8;109: 8;110: 6 ;111: 5 ;112: 3 ;113: 3;114: 3;115: 3;116: 8;117: 8;118: 8;119: 8;120: 6 ;121: 8 ;122: 6 ;123: 5;124: 3;125: 5;126: 6;127:

11、8;128: 5;129: 5;130: 5 ;131: 5 ;132: 5 ;133: 5;134: 5;135: 5;136: 0;137: 0;138: 0;END ; 11.3.2 電路設計電路設計 圖圖11-25 LPM_ROM型樂譜存儲器型樂譜存儲器RSYM_TABLE配置文件配置文件data1.mif設置界面設置界面 11.3.2 電路設計電路設計 圖圖11-26 CNT8B模塊內(nèi)部電路模塊內(nèi)部電路 11.4 DDS信號發(fā)生器設計信號發(fā)生器設計 11.4.1 DDS實現(xiàn)原理實現(xiàn)原理 (11-1) ) tf2sin(AtsinASoutout(11-2) tf2out(11-3)

12、clkoutclkoutff2Tf2(11-4) clkoutNff2BclktouNff2BsinN1koutBBAfBB22sinA)(sinAS1k1k(11-5) N1k22B1k(11-6) 11.4.1 DDS實現(xiàn)原理實現(xiàn)原理 同同步步寄寄存存器器頻頻率率字字輸輸入入寄寄存存器器同同步步寄寄存存器器相相位位字字輸輸入入正正弦弦R RO OM M查查找找表表D D/ /A A正正弦弦信信號號輸輸出出c cl lk k系系統(tǒng)統(tǒng)時時鐘鐘相相位位累累加加器器相相位位調(diào)調(diào)制制器器N NN NN NM MM M數(shù)數(shù)據(jù)據(jù)線線位位寬寬圖圖11-27 基本基本DDS結(jié)構(gòu)結(jié)構(gòu) 11.4.1 DDS實現(xiàn)

13、原理實現(xiàn)原理 基本基本DDS結(jié)構(gòu)的常用參量計算如下：結(jié)構(gòu)的常用參量計算如下：(1) DDS的輸出頻率的輸出頻率fout clkNoutf2Bf(11-7) (2) DDS的頻率分辨率的頻率分辨率 fNclkout2ff(11-8) (3) DDS的頻率輸入字的頻率輸入字 BclkoutNff2B11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 圖圖11-28 DDS信號發(fā)生器電路頂層原理圖信號發(fā)生器電路頂層原理圖 11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 圖圖11-29 設置設置32位位LPM_ADD_SUB加法器加法器 （1） 32位加法器位加法器ADDER32。 11.4.2 DD

14、S信號發(fā)生器設計信號發(fā)生器設計 圖圖11-30 設置設置LPM加法器為流水線結(jié)構(gòu)加法器為流水線結(jié)構(gòu) （1） 32位加法器位加法器ADDER32。 11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 圖圖11-29 設置設置32位位LPM_ADD_SUB加法器加法器 （1） 32位加法器位加法器ADDER32。 11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 圖圖11-31 LPM_FF寄存器設置界面寄存器設置界面 （2）32位寄存器位寄存器DFF32。 11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 【例【例11-2】rom_data.mif 10位正弦波數(shù)據(jù)文件，位正弦波數(shù)據(jù)文件， WID

15、TH=10;DEPTH=1024;ADDRESS_RADIX=DEC; DATA_RADIX=DEC;CONTENT BEGIN 0 : 513; 1 : 515; 2 : 518; 3 : 521; 4 : 524; 5 : 527; 6 : 530; 7 : 533; 8 : 537; 9 : 540; 10 : 543; 11 : 546; 13 : 549; 13 : 552; 14 : 555; . . . . . .（略去部分數(shù)據(jù)）（略去部分數(shù)據(jù)） 1018 : 493; 1019 : 496; 1020 : 499; 1021 : 502; 1022 : 505; 1023 :

16、508;END; （3）波形數(shù)據(jù)）波形數(shù)據(jù)ROM sin_rom。 11.4.2 DDS信號發(fā)生器設計信號發(fā)生器設計 （4）頻率控制字輸入）頻率控制字輸入B17.10。 outclk3231.02Bff（5）DAC驅(qū)動數(shù)據(jù)口驅(qū)動數(shù)據(jù)口DAC9.0。 11.4.3 DDS信號發(fā)生器仿真與測試信號發(fā)生器仿真與測試 圖圖11-32 圖圖11-28的仿真波形的仿真波形40ns 11.4 DDS信號發(fā)生器設計信號發(fā)生器設計 11.4.3 DDS信號發(fā)生器仿真與測試信號發(fā)生器仿真與測試 圖圖11-33 嵌入式邏輯分析儀測試的嵌入式邏輯分析儀測試的FPGA輸出波形輸出波形 11.5 數(shù)字移相信號發(fā)生器設計數(shù)

17、字移相信號發(fā)生器設計 圖圖11-34 數(shù)字移相信號發(fā)生器電路模型圖數(shù)字移相信號發(fā)生器電路模型圖 圖圖11-35 數(shù)字移相信號發(fā)生器電路模型圖數(shù)字移相信號發(fā)生器電路模型圖 11.6 移位相加型移位相加型8位硬件乘法器設計位硬件乘法器設計 圖圖11-36 8位乘法器邏輯原理圖位乘法器邏輯原理圖 圖圖11-37 8位移位相加乘法器運算邏輯波形圖位移位相加乘法器運算邏輯波形圖 11.7 簡易數(shù)字存儲示波器設計簡易數(shù)字存儲示波器設計 圖圖11-38 ADC0809采樣電路系統(tǒng)：采樣電路系統(tǒng)：RSV.bdf 11.7.1 電路結(jié)構(gòu)與工作原理電路結(jié)構(gòu)與工作原理 圖圖11-39 CNT8B設置界面設置界面11

18、.7.1 電路結(jié)構(gòu)與工作原理電路結(jié)構(gòu)與工作原理 圖圖11-40 CNT10B設置界面設置界面11.7.1 電路結(jié)構(gòu)與工作原理電路結(jié)構(gòu)與工作原理 圖圖11-41 21max電路結(jié)構(gòu)電路結(jié)構(gòu) 11.7.1 電路結(jié)構(gòu)與工作原理電路結(jié)構(gòu)與工作原理 圖圖11-42 圖圖11-38的仿真波形的仿真波形 11.7.2 時序分析時序分析 可以為圖可以為圖11-38的電路增加一個輸出口，即將作為地址的電路增加一個輸出口，即將作為地址信號發(fā)生器的計數(shù)器的計數(shù)信號中的高信號發(fā)生器的計數(shù)器的計數(shù)信號中的高8位直接輸出，與實位直接輸出，與實驗系統(tǒng)上的第驗系統(tǒng)上的第2個個DAC0832相接，使此相接，使此DAC輸出鋸齒波

19、，輸出鋸齒波，然后用此鋸齒波控制示波器的然后用此鋸齒波控制示波器的X軸，而軸，而Y軸輸入負責軸輸入負責ADC采采樣數(shù)據(jù)輸出的樣數(shù)據(jù)輸出的DAC的信號，從而選擇示波器的的信號，從而選擇示波器的X-Y控制波形控制波形顯示。顯示。 11.7.3 硬件測試硬件測試 實實 驗驗 11-18位十進制數(shù)據(jù)顯示頻率計設計位十進制數(shù)據(jù)顯示頻率計設計（1）根據(jù)）根據(jù)11.1節(jié)和電路圖節(jié)和電路圖11-12，設計一，設計一8位十進制數(shù)據(jù)顯示的位十進制數(shù)據(jù)顯示的數(shù)字頻率計。測頻率范圍是數(shù)字頻率計。測頻率范圍是1Hz-100MHz。給出時序仿真波形，。給出時序仿真波形，并分析。最后進行硬件測試驗證。并分析。最后進行硬件測

20、試驗證。（2） 設計設計8位位16進制數(shù)顯示的數(shù)字頻率計。要求圖進制數(shù)顯示的數(shù)字頻率計。要求圖11-12中中3個個模塊中，用模塊中，用LPM模塊實現(xiàn)模塊模塊實現(xiàn)模塊CNT32B和和LOCK32；用其它電路；用其它電路方案實現(xiàn)模塊方案實現(xiàn)模塊TF_CTRL。編譯和時序仿真，根據(jù)仿真波形說明此電路的功能，引腳鎖定編譯，編譯和時序仿真，根據(jù)仿真波形說明此電路的功能，引腳鎖定編譯，編程下載于編程下載于FPGA中，在實驗系統(tǒng)上進行硬件測試。完成實驗報告。中，在實驗系統(tǒng)上進行硬件測試。完成實驗報告。 實實 驗驗 11-2簡易電子琴設計簡易電子琴設計（1）根據(jù)）根據(jù)11.2節(jié)和電路圖節(jié)和電路圖11-14的電

21、子琴頂層設計電路完成設計。給出的電子琴頂層設計電路完成設計。給出時序仿真波形，并分析。最后在實驗系統(tǒng)上進行硬件測試驗證，并能保證可時序仿真波形，并分析。最后在實驗系統(tǒng)上進行硬件測試驗證，并能保證可以演奏一些簡單樂曲。以演奏一些簡單樂曲。（2）圖）圖11-23的數(shù)據(jù)決定了電子琴發(fā)出的音準程度。說明應該如何獲得這的數(shù)據(jù)決定了電子琴發(fā)出的音準程度。說明應該如何獲得這些數(shù)據(jù)。設計些數(shù)據(jù)。設計3個方案，比較之，給出一個最佳方案以獲得類似圖個方案，比較之，給出一個最佳方案以獲得類似圖11-23的的更精準的數(shù)據(jù)。在電子琴上驗證這些數(shù)據(jù)。更精準的數(shù)據(jù)。在電子琴上驗證這些數(shù)據(jù)。（3）將圖）將圖11-16中的中的

22、LDCNT11改成改成12位計數(shù)器，并設輸入時鐘位計數(shù)器，并設輸入時鐘CLK=1.25MHz，再根據(jù)附錄，再根據(jù)附錄3的附圖的附圖3-1，從新確定音階預置值，完成，從新確定音階預置值，完成電子琴設計。電子琴設計。（4）參考附錄）參考附錄3的附圖的附圖3-2，完成功能更強的電子琴設計。，完成功能更強的電子琴設計。（5）設計能按同一時刻按）設計能按同一時刻按1個琴鍵或個琴鍵或2個琴鍵功能的電子琴。當同時按個琴鍵功能的電子琴。當同時按2個個琴鍵時，輸出的聲音是此兩個琴鍵對應音頻的疊加。琴鍵時，輸出的聲音是此兩個琴鍵對應音頻的疊加。對設計進行時序仿真，根據(jù)仿真波形分析說明此電路特性，引腳鎖定編譯，對設

23、計進行時序仿真，根據(jù)仿真波形分析說明此電路特性，引腳鎖定編譯，編程下載于編程下載于FPGA中，在實驗系統(tǒng)上進行硬件測試。完成實驗報告。中，在實驗系統(tǒng)上進行硬件測試。完成實驗報告。 實實 驗驗 11-3樂曲自動演奏電路設計樂曲自動演奏電路設計（1）根據(jù)）根據(jù)11.3節(jié)和電路圖節(jié)和電路圖11-24，設計一個樂曲自動演奏電路，并硬件，設計一個樂曲自動演奏電路，并硬件驗證之。驗證之。（2）根據(jù)圖）根據(jù)圖11-16，將，將LDCNT11改成改成12位計數(shù)器，并設輸入時鐘位計數(shù)器，并設輸入時鐘CLK=1.25MHz，再根據(jù)附錄，再根據(jù)附錄3的附圖的附圖3-1，從新確定音階預置值，完成，從新確定音階預置值，

24、完成樂曲自動演奏電路設計。樂曲自動演奏電路設計。（3）在以上電路的基礎上，演奏其它不同樂曲，即改變例）在以上電路的基礎上，演奏其它不同樂曲，即改變例11-1的樂譜碼，的樂譜碼，也即改變也即改變LPM_ROM RSYM_TABLE的內(nèi)容，以及改變此的內(nèi)容，以及改變此ROM的地址控的地址控制計數(shù)器的進制數(shù)。硬件驗證之。制計數(shù)器的進制數(shù)。硬件驗證之。（4）爭取可以在一個）爭取可以在一個ROM（模塊（模塊RSYM_TABLE）裝上多首歌曲，可手）裝上多首歌曲，可手動或自動選擇歌曲。動或自動選擇歌曲。說明設計原理，電路功能，時序特點和可改進之處，并在實驗系統(tǒng)上完成硬說明設計原理，電路功能，時序特點和可改

25、進之處，并在實驗系統(tǒng)上完成硬件測試。完成實驗報告。件測試。完成實驗報告。 實實 驗驗 11-4DDS信號發(fā)生器設計信號發(fā)生器設計（1）根據(jù)）根據(jù)11.4節(jié)的推導，證明節(jié)的推導，證明DDS結(jié)構(gòu)中，寄存器時鐘頻率與結(jié)構(gòu)中，寄存器時鐘頻率與DDS輸出信號頻輸出信號頻率的關系式是率的關系式是11-7式。根據(jù)電路圖式。根據(jù)電路圖11-28，利用附錄，利用附錄1的軟件生成的軟件生成10位二進制數(shù)位二進制數(shù)的正弦信號波形數(shù)據(jù)，有的正弦信號波形數(shù)據(jù)，有1024個點，設計個點，設計DDS信號發(fā)生器，給出時序分析結(jié)果，信號發(fā)生器，給出時序分析結(jié)果，利用實驗系統(tǒng)上的利用實驗系統(tǒng)上的DAC進行硬件驗證，同時驗證進行硬

26、件驗證，同時驗證11-7式。式。（2）如果不用波形數(shù)據(jù)）如果不用波形數(shù)據(jù)ROM模塊模塊sin_rom和和DAC，而是直接將相位累加器的最，而是直接將相位累加器的最高位高位A31輸出（這是一個方波信號），試問此信號的頻率與電路中寄存器的時鐘輸出（這是一個方波信號），試問此信號的頻率與電路中寄存器的時鐘信號信號CLK頻率是什么關系？如果頻率是什么關系？如果CLK的頻率是的頻率是100MHz，B31.0=5AD7(H)，則則A31的輸出頻率是多少？的輸出頻率是多少？（3）在以上設計的基礎上，利用）在以上設計的基礎上，利用QuartusII的的In-System Memory Content Edit

27、or和附錄和附錄1的的MIF文件生成軟件，實現(xiàn)不同波形輸出，如三角波，文件生成軟件，實現(xiàn)不同波形輸出，如三角波，鋸齒波，乃至任意波。硬件驗證之。鋸齒波，乃至任意波。硬件驗證之。（4）將此信號發(fā)生器改成具有掃頻功能的掃頻信號發(fā)生器，要求掃速可數(shù)控，點）將此信號發(fā)生器改成具有掃頻功能的掃頻信號發(fā)生器，要求掃速可數(shù)控，點頻掃頻可控。頻掃頻可控。（5）設計一個方案，能脫離計算機，使此信號發(fā)生器產(chǎn)生任意波形輸出。）設計一個方案，能脫離計算機，使此信號發(fā)生器產(chǎn)生任意波形輸出。詳細說明設計原理，電路功能，時序特點，并在實驗系統(tǒng)上進行硬件測試。完成實詳細說明設計原理，電路功能，時序特點，并在實驗系統(tǒng)上進行硬件

28、測試。完成實驗報告。驗報告。 實實 驗驗 11-5數(shù)字移相信號發(fā)生器設計數(shù)字移相信號發(fā)生器設計（1）根據(jù)）根據(jù)11.5節(jié)，設計數(shù)字移相信號發(fā)生器。注意，實驗驗證中要用到節(jié)，設計數(shù)字移相信號發(fā)生器。注意，實驗驗證中要用到雙雙DAC，并且要安排兩組控制鍵，一組向，并且要安排兩組控制鍵，一組向FPGA中的中的DDS模塊輸入頻率控模塊輸入頻率控制字，進行頻率數(shù)控；另一組進行相位數(shù)控。計算頻率數(shù)控的精度和相位數(shù)制字，進行頻率數(shù)控；另一組進行相位數(shù)控。計算頻率數(shù)控的精度和相位數(shù)控的精度。利用實驗系統(tǒng)上的雙控的精度。利用實驗系統(tǒng)上的雙DAC進行硬件驗證，在雙蹤示波器上顯示進行硬件驗證，在雙蹤示波器上顯示波形

29、。波形。（2）在示波器上顯示它們的李薩如圖形。）在示波器上顯示它們的李薩如圖形。（3）在電路中增加一個幅度數(shù)控電路模塊（如可以用一乘法器控制輸出幅）在電路中增加一個幅度數(shù)控電路模塊（如可以用一乘法器控制輸出幅度）。說明幅度控制精度，并說明增加此幅度控制模塊后對輸出的信號會產(chǎn)度）。說明幅度控制精度，并說明增加此幅度控制模塊后對輸出的信號會產(chǎn)生什么不利影響。生什么不利影響。詳細說明設計原理，電路功能，時序特點。完成實驗報告。詳細說明設計原理，電路功能，時序特點。完成實驗報告。 實實 驗驗 11-6移位相加型移位相加型8位二進制乘法器設計位二進制乘法器設計（1）根據(jù)）根據(jù)11.6節(jié)和圖節(jié)和圖11-36，設計一個，設計一個8X8位二進制硬件乘法器。詳細