QuartusⅡ81入門(mén)教程一個(gè)Verilog程序的編譯和功能仿真

1、Quartusn8.1入門(mén)教程（一個(gè)Verilog程序的編譯和功能仿真）Quartusn是Altera公司推出的專(zhuān)業(yè)EDA工具，支持原理圖輸入、硬件描述語(yǔ)言的輸入等多種輸入方式。硬件描述語(yǔ)言的輸入方式是利用類(lèi)似高級(jí)程序的設(shè)計(jì)方法來(lái)設(shè)計(jì)出數(shù)字系統(tǒng)。接下來(lái)我們對(duì)這種智能的EDA工具進(jìn)行初步的學(xué)習(xí)。使大家以后的數(shù)字系統(tǒng)設(shè)計(jì)更加容易上手。菜單欄步：打開(kāi)軟件快捷工具欄資源管理窗口任務(wù)管理窗口Sji弱.&Prasssh入EsdraIM口入Ini口入,田mr口Citic-alWairphj人Eira卜E用口舊言司%Fla。/|Meagfl-:-_ft_jl=La|Filei&wProjectAssignrw

2、eHtsProcessingToolsWindowPfojectNavioater公Hisraidv圖描會(huì)/口朝jgnUnit$信息欄iTaAw,-FIh*|CcirpildtMnEaliijy-KZuartusCcnpalBiLgnMierrchy良SyriLA-i.115V&wQuartusIIInftM-niijtlon同C的pi.1電DtEi.pi快捷工具欄：提供設(shè)置（setting）,編譯（compile）等快捷方式，方便用戶使用，用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項(xiàng)。菜單欄：軟件所有功能的控制選項(xiàng)都可以在其下拉菜單中找到。信息欄：編譯或者綜合整個(gè)過(guò)程的詳細(xì)信息顯示窗口，包括編

3、譯通過(guò)信息和報(bào)錯(cuò)信息。注意以下命名要一致。所建工程的保存路徑第二步：新建工程（filenewProjectWizard）1工程名稱(chēng)：NewProjectWizard:Directory,Name,Top-LevelEntity工程名稱(chēng)Whatistheworkingdiiectoryforthisproject?|C:DocimentsandSettingsLXQ畫(huà)面1國(guó)朦精品課程鍬件測(cè)試陋tiithenameofthisflioject?頂層模塊名（芯片級(jí)設(shè)計(jì)為實(shí)體名），要求與工程名稱(chēng)相同Whatisthertanneofthelop-leveldesignen的forthisproject

4、?Thisnamecasesensiln/eand的如叫rnatchtheentilynameinthedesignlile.UseExistingPrefectSettrgsJText)Finish取消2添加已有文件（沒(méi)有已有文件的直接跳過(guò)next）如果有已經(jīng)存在的件就在該過(guò)程中添加,軟件將直接將用戶添加的文件添加到程中。NewProjectWizard:AddFilespage2of5Setectthedesignhiesyou*32includeintheproiect.ClickAddAlltoaddalldesignfilesintheprojectdirectorytothspro

5、ject.Wote:youcanallwaysadddesignfilestotheprojectlatar,Speedythepathnamesolanj/non-defaultlibraries.IJerLibraoes快速搜索所需的芯片ShowinAvailabledevice1liFandy:佰晶heIIDevices:|AlPackage:TaigetdeviceRncoirt：|AnySpedgrade：AnyAutodeviceselectedbytheFitter金SpecilicdeviceselectedinAvailabledevices1list*Showadvance

6、ddevices選擇芯片Availabledevices:NameCairev.LIEsEPX70FS7X71.A6841GEP2C70F672CS1.2V68416EPX70F673S1.2V6國(guó)16EP2C70FS96C61.2V6B416EP2C70Fa96C71.2V68416EPX70F996CR1.2V66416EP2C70FS96I81.2V6S416UserI/.222222Mcpnor.|Embmd.1152000300115200030011520003001152000300115200030011520003001152000300-Finish|載滿3選擇芯片型號(hào)（我

7、們選擇MAX3000A系列下的EPM3256AQC208-10芯片）（注：如果不下載到開(kāi)發(fā)板上進(jìn)行測(cè)試，這一步可以不用設(shè)置）MewProjectWizard:Family&DeviceSettingspage3of5amilyanddeviceyouwanttotagetEcompilation.CompaniondeviceHqpfIPLimitDSP&RAMtoHardCopydeviceresourceBackIHistFinish|取消4選擇仿真，綜合工具（第一次實(shí)驗(yàn)全部利用quartus做，三項(xiàng)都選None,然后next）選擇第三方綜合工具，如果使用Quartus內(nèi)部綜合工具貝U選擇

8、none選擇第三方仿真工具，如果使用Quartus內(nèi)部仿真工具貝U選擇none選擇時(shí)序分析儀5工程建立完成（點(diǎn)finish）NewProjectWizard:Summarypage5of5J|XWhenyoucfcckFinish,theprojectwillbecieatedwiththefollowingsettings:Projectdirecloiry:E：/LXQ店1家精品課程原件SM試/Projet*name：Top-leveldesignentity:Numberoffifesadded:Numberofurlibraii&$added：Deviceassignments:Fam

9、ilyname;Device:.EDAtools:Designenitry/synthesis:Simulation;Timinganalysis:Operatingcondition:Corevoltage:JunctionlemperMurerange:Mttest00CjKloneIIEP2C70FE96CS、N。飽1.2VBackIHestFinishj|nimjiimaiiimunr|工程建立完成，該窗口顯示所建立工程所有的芯片，其他第三方EDA工具選擇情況,以及模塊名等等信息。取消第三步：添加文件（filenewVHDL巾la,新建完成之后要先保存。New區(qū)SOPCBuilderS

10、ystemA-DesignFilesAHDLFileElockDiogram/SchenftaticFileedifFilm我們選擇VerilogHDLFil破計(jì)文件格式既選擇Verilog文本輸入形式StateMachineFile-SystemVerilogHDLFileTelScrptFileVerilogHDLFileVHDLFile- MemoiyFilesHexadecimal(InbekFcimatFileMemoiyIriit值li犯lionFile- Verification/DebuggingFilesIn-Sy?tenriSources日ndProbesFileLogic

11、AnswerInlerfaceFileSignalTapIILogicAnalyzerFileVectorWaveformFile- OtherFilecAHDLIncludeFileBlockSymbolFileChainDescriptionFileSiopsysDesignConstraintsFileTmFileOKCencel第四步：編寫(xiě)程序以實(shí)現(xiàn)一個(gè)與門(mén)和或門(mén)為例，Verilog描述源文件如下:moduletest(a,b,out1,out2);inputa,b;Outputout1,out2;assignout1=a&b;assignout2=a|b;endmodule然后保存源

12、文件;第五步：檢查語(yǔ)法（點(diǎn)擊工具欄的這個(gè)按鈕(startAnalysis&synthesis)語(yǔ)法檢查成功，沒(méi)有error級(jí)別以上的錯(cuò)誤Fl3Status0口碎電Efful-Quu-tu.3IIVersion9.0Build132testTop_levalEntityMom.ttstFahilytyelgeIIDevimEP2C2就娥$TimmNodelxFinelMettitdn零requirements町ATot.el!slamAiitE2Totalccrfnbinali&nd.funcIions2FriLil2209H202011:02/25/2009SJFidlVtr3ianpinsb

13、itsipli9-biteliarientEDedicattdlog:i?曠電riotersTotSilrttg_1stersTntAlfiiQ4flQ點(diǎn)擊確定完成語(yǔ)法檢查第六步：(鎖定引腳，點(diǎn)擊工具欄的部”(pinplanner)(注：如果不下載到開(kāi)發(fā)板上進(jìn)行測(cè)試，引腳可以不用分配)該窗口顯示了語(yǔ)法檢查后的詳細(xì)信息，包括所使用的io口資源的多少等內(nèi)容，相應(yīng)的英文名大家可以自己查閱版QiiamtsII.F:/l煙國(guó)京楮品課卷改件例曲test-皿(PinPldnnef|口園岡Hedite1.-.PnxEssngjaota宣ndoveNamedr|Node111almquir*n*ntETotil

14、1&giceltinenlET/talcvmlbanittiondLfunctionsDedicatedlogicregisteisrigisltrsTotalpinsTi2/68,416(1X)2/脆416(1%)Cg416(0%)04/622(settingSimulatorSettings下拉Function)SettirigstestCaWgoy；GenaalFilesLibranesDeviceOpsiabngSelbngsandConiikinsCcimldtimProcfr話SetlingsSDATealSBlbng?DesignErtiy/S)nlhMisSjmdabonTim

15、riqAn日憫5FoundVrrificalionPtvsicdlSjrthewBoard-Level習(xí)Anm忌ISynlhesisSetiinVHDLInpuiVericigHDLInpaDefediPrameiersARei$enings-dTinningSelbngsTinneQueslTirringAnalyzer-ClassiDIrnngAnalzefSalthgsClassicTimingAnaizarRepoiA-erriUer0白富01題中atariSignailapIILogicAn電加erLogicAnalyzerInterlace3SiiruliSVarSettingsS

16、imijIdbonVeiilicaionSmjlalionOiipUlFilesPowerPlaPovwrAndyzierSettingsSSNAralrzeiFunctional表布功能仿真,既不包括時(shí)序SinvulatioiSothrtqsSelect苗mul己ligri0匹殖掌4日屈s,timinng表不時(shí)序仿真。加入線及寄存器的延時(shí)信息fiml厚kn忖d:|FuncgnalSimuldlionroul,愷罡一iTrmqusin-F白乳T(mén)imriqModalSimdaljonpeiiofl-齒RunarmjabonuntilalvectorsbmiJiareu&edEnd士訊心砧匕atp

17、isEkchlikciingopflions川療MoreSaltings.DascriplionSpecifies收i即eofsimuliwioperteimfatheemrentSimiJaiiengas.2建立一個(gè)波形文件:(newVectorWaveformFile)NewSOPCBuilderSystem-DesignFilesAHDLFileBHockDiagram/SchematicFileEDIFFileStateMachineFileSysterrVerilogHDLFileTclSctptFileVerilogHDLFileVHDLFile-MemorvFilesHexade

18、cimal(Intftl-FormatJFileMemoirInitializalicnFile-Vftrification?DebuggingFilesIn-SvslemSourcesandProbeiFileLogicAnalyserInterfaceFileSiignalTmpIILogicAnalyzerFileVectorWaveformFile添加波形文件作為信號(hào)輸出文件，以便觀察信號(hào)的輸出情況-OtherFilesAHDLIncludeFileBlockSymbolFileChaindescriptionFileSynopsesDesign匚anstr己inbsFileTextF

19、ile然后導(dǎo)入引腳（雙擊NameF面空白區(qū)域NodeFinderlist點(diǎn)擊雙擊彈出右邊的對(duì)話框MasterTimeBar:Naiaieat14.06m14.075mNodeFinderLookin:NodesFound:emaNloloADutyidh：1口咖I即g哥cq由couhlbinaycountCancelValue犧;Starthde:點(diǎn)擊產(chǎn)生端口列表|Fler:|Pins:allCustomize.hsertNodeorBus點(diǎn)擊如下圖添加信號(hào).I三IncludesubenStiesSelectedNodes:接下來(lái)設(shè)置激勵(lì)信號(hào)（單擊叵:選擇，3TimingMultipliedb

20、y1）設(shè)置仿真的開(kāi)始及結(jié)束時(shí)間設(shè)置輸入信號(hào)周期我們自定義的輸入信號(hào)設(shè)置b信號(hào)源的時(shí)候類(lèi)同設(shè)置a信號(hào)源，最后一步改為Multipliedby2MasterTimeBae100.0ns15i6rsInterval：碘4MStart:0p$Valueat1Q0.0nsps20.tjm虬,ns6C.0ns80.0ns100.】100.0】然后要先生成仿真需要的網(wǎng)表（工具欄processingGenerateFunctionalSimulationNetlistQuartusu|=ieEatVie-.2r句EG.sagrYrrenisTqoJsWiridowHeipEUCQ/國(guó)家精品課程/荔件測(cè)試，testtesttesLvwfProcessingProjecttarEniityLn卡DesighUnikTsksFlow：4EIA由中T甲！