pcb板元件布局基本規(guī)則

1、元件布局基本規(guī)則1 .按電路模塊進行布局，實現(xiàn)同一功能的相關(guān)電路稱為一個模塊，電路模塊中的元件應采用就近集中原則，同時數(shù)位電路和類比電路分開2 .定位孔、標準孔等非安裝孔周圍1.27mm內(nèi)不得貼裝元、器件，螺釘?shù)劝惭b孔周圍3.5mm（對于M2.5）、4mm（對于M3內(nèi)不得貼裝元器件。3 .臥裝電阻、電感（插件）、電解電容等元件的下方避免布過孔，以免波峰焊后過孔與元件殼體短路。4 .元器件的外側(cè)距板邊的距離為5mm5 .貼裝元件焊盤的外側(cè)與相鄰插裝元件的外側(cè)距離大于2mm6 .金屬殼體元器件和金屬件（屏蔽盒等）不能與其他元器件相碰，不能緊貼印制線、焊盤，其間距應大于2mm定位孔、緊固件安裝孔、橢

2、圓孔及板中其他方孔外側(cè)距板邊的尺寸大于3mm7 .發(fā)熱元件不能緊鄰導線和熱敏元件；高熱器件要均衡分布8 .電源插座要盡量布置在印制板的四周，電源插座與其相連的匯流條接線端應布置在同側(cè)。特別應注意不要把電源插座及其它焊接連接器布置在連接器之間，以利于這些插座、連接器的焊接及電源線纜設(shè)計和扎線。電源插座及焊接連接器的布置間距應考慮方便電源插頭的插拔。9 .其他元器件的布置所有IC元件單邊對齊，有極性元件極性標示明確，同一印制板上極性標示不得多于兩個方向出現(xiàn)兩個方向時，兩個方向互相垂直。10、板面布線應疏密得當，當疏密差別太大時應以網(wǎng)狀銅箔填充，網(wǎng)格大于8mil（或0.2mm）。11、貼片焊盤上不能

3、有通孔，以免焊膏流失造成元件虛焊。重要信號線不準從插座腳間穿過。12、貼片單邊對齊，字符方向一致，封裝方向一致。13、有極性的器件在以同一板上的極性標示方向盡量保持一致元件布線規(guī)則1、 畫定布線區(qū)域距PC張邊w1mm勺區(qū)域內(nèi)，以及安裝孔周圍1mnrt,禁止布線2、 電源線盡可能的寬，不應低于18mil;信號線寬不應低于12mil;cpu入出線不應低于10mil（或8mil）;線間距不低于10mil3、 正常過孔不低于30mil4、 雙列直插：焊盤60mil,孔徑40mil1/4W電阻：51*55mil（0805表貼）；直插時焊盤62mil,孔徑42mil無極電容：51*55mil（0805表貼

4、）；直插時焊盤50mil,孔徑28mil5、 注意電源線與地線應盡可能呈放射狀，以及信號線不能出現(xiàn)回環(huán)走線這是個牽涉面大的問題。拋開其他因素，僅就PC股計環(huán)節(jié)來說，我有以下幾點體會，供參考：1 .要有合理的走向：如輸入/輸出，交流/直流，強/弱信號，高頻/低頻，高壓/低壓等.，它們的走向應該是呈線形的（或分離），不得相互交融。其目的是防止相互干擾。最好的走向是按直線，但一般不易實現(xiàn)，最不利的走向是環(huán)形，所幸的是可以設(shè)隔離帶來改善。對于是直流，小信號，低電壓PC暇計的要求可以低些。所以"合理"是相對的。2 .選擇好接地點：小小的接地點不知有多少工程技術(shù)人員對它做過多少論述，足

5、見其重要性。一般情況下要求共點地，如：前向放大器的多條地線應匯合后再與干線地相連等.?，F(xiàn)實中，因受各種限制很難完全辦到，但應盡力遵循。這個問題在實際中是相當靈活的。每個人都有自己的一套解決方案。如能針對具體的電路板來解釋就容易理解3 .合理布置電源濾波/退耦電容：一般在原理圖中僅畫出若干電源濾波/退耦電容，但未指出它們各自應接于何處。其實這些電容是為開關(guān)器件（門電路）或其他需要濾波/退耦的件而設(shè)置的，布置這些電容就應盡量靠近這些元部件，離得太遠就沒有作用了。有趣的，當電源濾波/退耦電容布置的合理時，接地點的問題就顯得不那么明顯c4 .線條有講究：有條件做寬的線決不做細；高壓及高頻線應園滑，不得

6、有尖銳的倒角，拐彎也不得采用直角。地線應盡量寬，最好使用大面積敷銅，這對接地點問題有相當?shù)母纳啤? .有些問題雖然發(fā)生在后期制作中，但卻是PC股計中帶來的，它們是：過線孔太多，沉銅工藝稍有不慎就會埋下隱患。所以，設(shè)計中應盡量減少過線孔。同向并行的線條密度太大，焊接時很容易連成一片。所以，線密度應視焊接工藝的水平來確定。焊點的距離太小，不利于人工焊接，只能以降低工效來解決焊接質(zhì)量。否則將留下隱患。所以，焊點的最小距離的確定應綜合考慮焊接人員的素質(zhì)和工效。焊盤或過線孔尺寸太小，或焊盤尺寸與鉆孔尺寸配合不當。前者對人工鉆孔不利，后對數(shù)控鉆孔不利。容易將焊盤鉆成"c"形，重則鉆掉焊

7、盤。導線太細，而大面積的未布線區(qū)又沒有設(shè)置敷銅，容易造成腐蝕不均勻。即當未布線區(qū)腐蝕完后，細導線很有可能腐蝕過頭，或似斷非斷，或完全斷。所以，設(shè)置敷銅的作用不僅僅是增大地線面積和抗干。以上諸多因素都會對電路板的質(zhì)量和將來產(chǎn)品的可靠性大打折扣。在電子設(shè)備的PC琳電路中會大量使用感性元件和EMI濾波器元件。這些元件包括片式電感和片式磁珠，以下就這兩種器件的特點進行描述并分析他們的普通應用場合以及特殊應用場合。表面貼裝元件的好處在于小的封裝尺寸和能夠滿足實際空間的要求。除了阻抗值，載流能力以及其他類似物理特性不同外，通孔接插件和表面貼裝器件的其他性能特點基本相同。片式電感在需要使用片式電感的場合，要

8、求電感實現(xiàn)以下兩個基本功能：電路諧振和扼流電抗。諧振電路包括諧振發(fā)生電路，振蕩電路，時鐘電路，脈沖電路，波形發(fā)生電路等等。諧振電路還包括高Q帶通濾波器電路。要使電路產(chǎn)生諧振，必須有電容和電感同時存在于電路中。在電感的兩端存在寄生電容，這是由于器件兩個電極之間的鐵氧體本體相當于電容介質(zhì)而產(chǎn)生的。在諧振電路中，電感必須具有高Q窄的電感偏差，穩(wěn)定的溫度系數(shù)，才能達到諧振電路窄帶，低的頻率溫度漂移的要求。高Q電路具有尖銳的諧振峰值。窄的電感偏置保證諧振頻率偏差盡量小。穩(wěn)定的溫度系數(shù)保證諧振頻率具有穩(wěn)定的溫度變化特性。標準的徑向引出電感和軸向引出電感以及片式電感的差異僅僅在于封裝不一樣。電感結(jié)構(gòu)包括介質(zhì)

9、材料（通常為氧化鋁陶瓷材料）上繞制線圈，或者空心線圈以及鐵磁性材料上繞制線圈。在功率應用場合，作為扼流圈使用時，電感的主要參數(shù)是直流電阻（DCR，額定電流，和低Q值。當作為濾波器使用時，希望寬帶寬特性，因此，并不需要電感的高Q特性。低的DC阿以保證最小的電壓降，DCRt義為元件在沒有交流信號下的直流電阻。片式磁珠片式磁珠的功能主要是消除存在于傳輸線結(jié)構(gòu)（PCB電路）中的RF噪聲,RF能量是疊加在直流傳輸電平上的交流正弦波成分，直流成分是需要的有用信號，而射頻RF能量卻是無用的電磁干擾沿著線路傳輸和輻射（EMD。要消除這些不需要的信號能量，使用片式磁珠扮演高頻電阻的角色（衰減器），該器件允許直流

10、信號通過，而濾除交流信號。通常高頻信號為30MH擬上，然而，低頻信號也會受到片式磁珠的影響。片式磁珠由軟磁鐵氧體材料組成，構(gòu)成高體積電阻率的獨石結(jié)構(gòu)。渦流損耗同鐵氧體材料的電阻率成反比。渦流損耗隨信號頻率的平方成正比。使用片式磁珠的好處：小型化和輕量化在射頻噪聲頻率范圍內(nèi)具有高阻抗，消除傳輸線中的電磁干擾。閉合磁路結(jié)構(gòu)，更好地消除信號的串繞。極好的磁屏蔽結(jié)構(gòu)。降低直流電阻，以免對有用信號產(chǎn)生過大的衰減。顯著的高頻特性和阻抗特性（更好的消除RF能量）。在高頻放大電路中消除寄生振蕩。有效的工作在幾個MH冽幾百MH#頻率范圍內(nèi)要正確的選擇磁珠，必須注意以下幾點：不需要的信號的頻率范圍為多少。噪音源是

11、誰需要多大的噪聲衰減。環(huán)境條件是什么（溫度，直流電壓，結(jié)構(gòu)強度）。電路和負載阻抗是多少。是否有空間在PCBK上放置磁珠。前三條通過觀察廠家提供的阻抗頻率曲線就可以判斷。在阻抗曲線中三條曲線都非常重要，即電阻，感抗和總阻抗?？傋杩雇ㄟ^ZR22兀fL（）2+:=fL來描述。典型的阻抗曲線如下圖所示：通過這一曲線，選擇在希望衰減噪聲的頻率范圍內(nèi)具有最大阻抗而在低頻和直流下信號衰減盡量小的磁珠型號。片式磁珠在過大的直流電壓下，阻抗特性會受到影響，另外，如果工作溫升過高，或者外部磁場過大，磁珠的阻抗都會受到不利的影響。使用片式磁珠和片式電感的原因：是使用片式磁珠還是片式電感主要還在于應用。在諧振電路中需

12、要使用片式電感。而需要消除不需要的EMI噪聲時，使用片式磁珠是最佳的選擇。片式磁珠和片式電感的應用場合：片式電感：射頻（RF）和無線通訊，信息技術(shù)設(shè)備，雷達檢波器，汽車電子，蜂窩電話，尋呼機，音頻設(shè)備，PDAs（個人數(shù)位助理），無線遙控系統(tǒng)以及低壓供電模塊等。片式磁珠：時鐘發(fā)生電路，類比電路和數(shù)位電路之間的濾波，I/O輸入/輸出內(nèi)部連接器（比如串口，并口，鍵盤，鼠標，長途電信，本地局域網(wǎng)），射頻（RF）電路和易受干擾的邏輯設(shè)備之間，供電電路中濾除高頻傳導干擾，計算機，打印機，錄像機（VCRS,電視系統(tǒng)和手提電話中的EMI噪聲抑止。Q1:為什么要接地？Answer接地技術(shù)的引入最初是為了防止電力

13、或電子等設(shè)備遭雷擊而采取的保護性措施，目的是把雷電產(chǎn)生的雷擊電流通過避雷針引入到大地，從而起到保護建筑物的作用。同時，接地也是保護人身安全的一種有效手段，當某種原因引起的相線（如電線絕緣不良，線路老化等）和設(shè)備外殼碰觸時，設(shè)備的外殼就會有危險電壓產(chǎn)生，由此生成的故障電流就會流經(jīng)PE線到大地，從而起到保護作用。隨著電子通信和其他數(shù)位領(lǐng)域的發(fā)展，在接地系統(tǒng)中只考慮防雷和安全已遠遠不能滿足要求了。比如在通信系統(tǒng)中，大量設(shè)備之間信號的互連要求各設(shè)備都要有一個基準地作為信號的參考地。而且隨著電子設(shè)備的復雜化，信號頻率越來越高，因此，在接地設(shè)計中，信號之間的互擾等電磁兼容問題必須給予特別關(guān)注，否則，接地不

14、當就會嚴重影響系統(tǒng)運行的可靠性和穩(wěn)定性。最近，高速信號的信號回流技術(shù)中也引入了"地"的概念。Q2:接地的定義Answer:在現(xiàn)代接地概念中、對于線路工程師來說，該術(shù)語的含義通常是線路電壓的參考點,;對于系統(tǒng)設(shè)計師來說，它常常是機柜或機架；對電氣工程師來說，它是綠色安全地線或接到大地的意思。一個比較通用的定義是"接地是電流返回其源的低阻抗通道"。注意要求是"低阻抗"和"通路"。Q3:常見的接地符號Answer:PE,PGND,FG-保護地或機殼；BGN或DC-RETURN>流一48V（+24V）電源（電池）回流

15、；GN4工作地；DGND數(shù)字地；AGND模擬地；LGND防雷保護地Q4:合適的接地方式Answer:接地有多種方式，有單點接地，多點接地以及混合類型的接地。而單點接地又分為串聯(lián)單點接地和并聯(lián)單點接地。一般來說，單點接地用于簡單電路，不同功能模塊之間接地區(qū)分，以及低頻（f<1MHN電子線路。當設(shè)計高頻（f>10MHZ電路時就要采用多點接地了或者多層板（完整的地平面層）。Q5:信號回流和跨分割的介紹Answer：對于一個電子信號來說，它需要尋找一條最低阻抗的電流回流到地的途徑，所以如何處理這個信號回流就變得非常的關(guān)鍵。第一，根據(jù)公式可以知道，輻射強度是和回路面積成正比的，就是說回流需要

16、走的路徑越長，形成的環(huán)越大，它對外輻射的干擾也越大，所以，PC晞板的時候要盡可能減小電源回路和信號回路面積。第二，對于一個高速信號來說，提供有好的信號回流可以保證它的信號質(zhì)量，這是因為PCB上傳輸線的特性阻抗一般是以地層（或電源層）為參考來計算的，如果高速線附近有連續(xù)的地平面，這樣這條線的阻抗就能保持連續(xù)，如果有段線附近沒有了地參考，這樣阻抗就會發(fā)生變化，不連續(xù)的阻抗從而會影響到信號的完整性。所以，布線的時候要把高速線分配到靠近地平面的層，或者高速線旁邊并行走一兩條地線，起到屏蔽和就近提供回流的功能。第三，為什么說布線的時候盡量不要跨電源分割，這也是因為信號跨越了不同電源層后，它的回流途徑就會

17、很長了，容易受到干擾。當然,不是嚴格要求不能跨越電源分割，對于低速的信號是可以的，因為產(chǎn)生的干擾相比信號可以不予關(guān)心。對于高速信號就要認真檢查，盡量不要跨越，可以通過調(diào)整電源部分的走線。（這是針對多層板多個電源供應情況說的）Q6:為什么要將類比地和數(shù)位地分開，如何分開？Answer：類比信號和數(shù)位信號都要回流到地，因為數(shù)位信號變化速度快，從而在數(shù)位地上引起的噪聲就會很大，而類比信號是需要一個干凈的地參考工作的。如果類比地和數(shù)位地混在一起，噪聲就會影響到類比信號。一般來說，類比地和數(shù)位地要分開處理，然后通過細的走線連在一起，或者單點接在一起?？偟乃枷胧潜M量阻隔數(shù)位地上的噪聲竄到類比地上。當然這也

18、不是非常嚴格的要求類比地和數(shù)位地必須分開，如果類比部分附近的數(shù)位地還是很干凈的話可以合在一起。Q7:單板上的信號如何接地？Answer：對于一般器件來說，就近接地是最好的，采用了擁有完整地平面的多層板設(shè)計后，對于一般信號的接地就非常容易了，基本原則是保證走線的連續(xù)性，減少過孔數(shù)量；靠近地平面或者電源平面，等等。Q8:單板的界面器件如何接地？Answer：有些單板會有對外的輸入輸出界面，比如串口連接器，網(wǎng)口RJ45連接器等等，如果對它們的接地設(shè)計得不好也會影響到正常工作，例如網(wǎng)口互連有誤碼，丟包等，并且會成為對外的電磁干擾源，把板內(nèi)的噪聲向外發(fā)送。一般來說會單獨分割出一塊獨立的界面地，與信號地的

19、連接采用細的走線連接，可以串上0歐姆或者小阻值的電阻。細的走線可以用來阻隔信號地上噪音過到界面地上來。同樣的，對界面地和界面電源的濾波也要認真考慮。Q9帶屏蔽層的電纜線的屏蔽層如何接地？Answer：屏蔽電纜的屏蔽層都要接到單板的界面地上而不是信號地上，這是因為信號地上有各種的噪聲，如果屏蔽層接到了信號地上，噪聲電壓會驅(qū)動共模電流沿屏蔽層向外干擾，所以設(shè)計不好的電纜線一般都是電磁干擾的最大噪聲輸出源。當然前提是界面地也要非常的干凈。最近看了些PC阻術(shù)方面的帖子，予以轉(zhuǎn)載，以期學習1、如何選擇PC琳材？選擇PCEK材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點。設(shè)計需求包含電氣和機構(gòu)這兩部分

20、。通常在設(shè)計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時白介質(zhì)損(dielectricloss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectricconstant)和介質(zhì)損在所設(shè)計的頻率是否合用。2、如何避免高頻干擾？避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和類比信號之間的距離，或加groundguard/shunttraces在類比信號旁邊。還要注意數(shù)位地對類比地的噪聲干擾。3、在高速設(shè)計中，如何解決信號的完整性問題

21、？信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(outputimpedance),走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。4、差分布線方式是如何實現(xiàn)的？差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side),一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現(xiàn)的方式較多。5、對于只有一個輸出

22、端的時鐘信號線，如何實現(xiàn)差分布線？要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。6、接收端差分線對之間可否加一匹配電阻？接收端差分線對間的匹配電阻通常會加，其值應等于差分阻抗的值。這樣信號質(zhì)量會好些。7、為何差分對的布線要靠近且平行？對差分對的布線方式應該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differentialimpedance)的值，此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近，差分阻抗就會不一致，就會影響信號完整性(signalintegrity)及時間延遲(

23、timingdelay)。8、如何處理實際布線中的一些理論沖突的問題1.基本上，將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat),還有不要讓電源和信號的回流電流路徑(returningcurrentpath)變太大。2.晶振是類比的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必須滿足loopgain與phase的規(guī)范,而這類比信號的振蕩規(guī)范很容易受到干擾，即使加groundguardtraces可能也無法完全隔離干擾。而且離的太遠，地平面上的噪聲也會影響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進可能靠近。3,確實高速布線與EMI的要求有很多沖突。但基本原則是因EM

24、I所加的電阻電容或ferritebead,不能造成信號的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCE*層的技巧來解決或減少EMI的問題，如高速信號走內(nèi)層。最后才用電阻電容或ferritebead的方式，以降低對信號的傷害。9、如何解決高速信號的手工布線和自動布線之間的矛盾？現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家ED心司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。另外，手動調(diào)整布線的難

25、易也與繞線引擎的能力有絕對的關(guān)系。例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個繞線引擎能力強的布線器，才是解決之道。10、關(guān)于testcoupon。testcoupon是用來以TDR(TimeDomainReflectometer)測量所生產(chǎn)的PCEK的特性阻抗是否滿足設(shè)計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，testcoupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(groundlead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probetip),

26、所以，testcoupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。詳情參考如下鏈結(jié)1.http:s399.pdf2.http:/www.P11、在高速PC股計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dualstripline的結(jié)構(gòu)時。12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？是的，在計算特性阻抗時電源平面跟地平

27、面都必須視為參考平面。例如四層板：頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。13在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎？一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。14、添加測試點會不會影響高速信號的質(zhì)量?至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點（不用在線既有的穿孔（viaorDIPpin）當測試點）可能加在線上或是從

28、在線拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率（edgerate）有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好（當然還要滿足測試機具的要求）分支越短越好。15、若干PCBM成系統(tǒng)，各板之間的地線應如何連接？各個PCBK子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子（此為Kirchoffcurrentlaw）。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的界面處，分配給地層的管腳數(shù)

29、不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法（例如，在某處制造低阻抗，讓大部分的電流從這個地方走），降低對其他較敏感信號的影響。16、能介紹一些國外關(guān)于高速PC毆計的技術(shù)書籍和資料嗎？現(xiàn)在高速數(shù)位電路的應用有通信網(wǎng)路和計算機等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCBfe的工作頻率已達GHzk下，迭層數(shù)就我所知有到40層之多。計算機相關(guān)應用也因為芯片的進步，無論是一般的PC或服務器（Server）,板子上的最高工作頻率也已經(jīng)達到400MHX如Rambus）以上。因應這高速高密度走線需求，盲埋孔(blind/bu

30、riedvias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。這些設(shè)計需求都有廠商可大量生產(chǎn)。以下提供幾本不錯的技術(shù)書籍：I.HowardW.Johnson,"High-SpeedDigitalDesign-AHandbookofBlackMagic"2.StephenH.Hall,"High-SpeedDigitalSystemDesign"3.BrianYang,"DigitalSignalIntegrity"4.DooglasBrook,"IntegrityIssuesandprintedCi

31、rcuitBoardDesign"。17、兩個常被參考的特性阻抗公式：a.微帶線(microstrip)Z=87/sqrt(Er+1.41)ln5.98H/(0.8W+T)其中，W線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCBK材質(zhì)的介電常數(shù)(dielectricconstant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。b.帶狀線(stripline)Z=60/sqrt(Er)ln4H/0.67兀(T+0.8W)其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T

32、/H<0.25的情況才能應用。18、差分信號線中間可否加地線？差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如fluxcancellation,抗噪聲(noiseimmunity)能力等。若在中間加地線，便會破壞耦合效應。19剛?cè)岚逶O(shè)計是否需要專用設(shè)計軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工?可以用一般設(shè)計PCB的軟件來設(shè)計柔性電路板(FlexiblePrintedCircuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔

33、徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)"FPC"當關(guān)鍵字查詢應該可以找到。20、適當選擇PCBW外殼接地的點的原則是什么？選擇PCBW外殼接地點選擇的原則是利用chassisground提供低阻抗的路徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB勺地層與chassisground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。21、電路板DEBU®從那幾個方面著手？就數(shù)位電路而言，首先先依序確定三件事情：1.確認所有電

34、源值的大小均達到設(shè)計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。2.確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。3.確認reset信號是否達到規(guī)范要求。這些都正常的話，芯片應該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與busprotocol來debugo22、在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速(>100MHZ高密度PC股計中的技巧？在設(shè)計高速高密度PCB寸，

35、串擾(crosstalkinterference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signalintegrity)有很大的影響。以下提供幾個注意的地方：1.控制走線特性阻抗的連續(xù)與匹配。2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。3.選擇適當?shù)亩私臃绞健?.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。5.利用盲埋孔(blind/buriedvia)來增加走線面積。但是PCB板的制作成本會增加。在實際執(zhí)行時

36、確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。23、模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時LC比RC濾波效果差？LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。24、濾波時選用電感，電容值的方法是什么？電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的

37、輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripplenoise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ES他會有影響。另外，如果這LC是放在開關(guān)式電源(switchingregulationpower)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negativefeedbackcontrol)回路穩(wěn)定度的影響。25、如何盡可能的達到EM(g求，又不致造成太大的成本壓力？PCBK上會因EMCW增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferr

38、itebead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其他機構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC勺要求。以下僅就PC琳的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。1、盡可能選用信號斜率(slewrate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。2、注意高頻器件擺放的位置，不要太靠近對外的連接器。3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(returncurrentpath),以減少高頻的反射與輻射。4、在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應與溫度的特性是否符合設(shè)計所需。5、對外的連接器附近的地可與地層做適

39、當分割，并將連接器的地就近接至Uchassisground。6、可適當運用groundguard/shunttraces在一些特別高速的信號旁。但要注意guard/shunttraces對走線特性阻抗的影響。7、電源層比地層內(nèi)縮20H,H為電源層與地層之間的距離。26、當一塊PC琳中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？將數(shù)/模地分開的原因是因為數(shù)位電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)位區(qū)域電路所產(chǎn)生的噪聲較大而類比區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉，類比的信號依然會被地噪聲干擾。也就是說數(shù)模地不

40、分割的方式只能在類比電路區(qū)域距產(chǎn)生大噪聲的數(shù)位電路區(qū)域較遠時使用。27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PC琳地不做分割，數(shù)/模地都連到這個地平面上。道理何在？數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)位信號其返回電流路徑(returncurrentpath)會盡量沿著走線的下方附近的地流回數(shù)位信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在類比電路區(qū)域內(nèi)。28、在高速PC暇計原理圖設(shè)計時，如何考慮阻抗匹配問題？在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或

41、內(nèi)層(stripline/doublestripline),與參考層(電源層或地層)的距離，走線寬度，PCBM質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。29、哪里能提供比較準確的舊IS模型庫？IBIS模型的準確性直接影響到仿真的結(jié)果?；旧吓fIS可看成是實際芯片I/Obuffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)

42、換而得(亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉(zhuǎn)換后的舊IS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其他人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的舊IS不準確，只能不斷要求該廠商改進才是根本解決之道。30、在高速PC股計時，設(shè)計者應該從那些方面去考慮EMCEMI的規(guī)則呢？一般EMI/EM彼計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面.前者歸屬于頻率較高的部分(>30MHz)

43、后者則是較低頻的部分(<30MHz).所以不能只注意高頻而忽略低頻的部分.一個好的EMI/EM彼計必須一開始布局時就要考慮到器件的位置，PCBt層的安排，重要聯(lián)機的走法，器件的選擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本.例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slewrate)盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時注意其頻率回應是否符合需求以降低電源層噪聲.另外，注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimp

44、edance盡量小)以減少輻射.還可以用分割地層的方式以控制高頻噪聲的范圍.最后，適當?shù)倪x擇PCBW外殼的接地點(chassisground)。31、如何選擇EDACC具？目前的pcb設(shè)計軟件中，熱分析都不是強項，所以并不建議選用，其他的功能1.3.4可以選擇PAD豉Cadence性能價格比者B不錯。PLD的設(shè)計的初學者可以采用PLD芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計時可以選用單點工具。32、請推薦一種適合于高速信號處理和傳輸?shù)腅DAa件。常規(guī)的電路設(shè)計，INNOVEDA勺PADS就非常不錯，且有配合用的仿真軟件，而這類設(shè)計往往占據(jù)了70%勺應用場合。在做高速電路設(shè)計，類比和數(shù)位混

45、合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特別是它的設(shè)計流程管理方面應該是最為優(yōu)秀的。(大唐電信技術(shù)專家王升)33、對PC琳各層含義的解釋Topoverlay-頂層器件名稱，也叫topsilkscreen或者topcomponentlegend,比如R1C5,IC10.bottomoverlay-同理multilayer如果你設(shè)計一個4層板，你放置一個freepadorvia,定義它作為multilay那么它的pad就會自動出現(xiàn)在4個層上，如果你只定義它是toplayer,那么它的pad就會只出現(xiàn)在頂層上。34、2G以上高頻PC股計

46、，走線，排版，應重點注意哪些方面？2G以上高頻PCBS于射頻電路設(shè)計，不在高速數(shù)位電路設(shè)計討論范圍內(nèi)。而射頻電路的布局（layout）和布線（routing）應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設(shè)計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor公司的boardstation中有專門的RF設(shè)計模塊，能夠滿足這些要求。而且，一般射頻設(shè)計要求有專門射頻電路分析工具，業(yè)界最著名的是agilent的eesoft,和Mentor的工具有很好的界面。35、2G以上高頻PC股計，微帶的設(shè)計應遵循哪些規(guī)則？

47、射頻微帶線設(shè)計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應該在這個場提取工具中規(guī)定。36、對于全數(shù)位信號的PCB板上有一個80MHz勺鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應該采用什么樣的電路進行保護？確保時鐘的驅(qū)動能力，不應該通過保護實現(xiàn)，一般采用時鐘驅(qū)動芯片。一般擔心時鐘驅(qū)動能力，是因為多個時鐘負載造成。采用時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采用點到點的連接。選擇驅(qū)動芯片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。37、如果用單獨的時鐘信號板，一般采用什么樣的界面，來保證時鐘信號的傳輸受到的影

48、響??？時鐘信號越短，傳輸線效應越小。采用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS言號可以滿足驅(qū)動能力要求，不過您的時鐘不是太快，沒有必要。38、27M,SDRA冊鐘線（80M-90M,這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？如果是三次諧波大，二次諧波小，可能因為信號占空比為50%因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得

49、到。39、什么是走線的拓撲架構(gòu)？Topology,有的也叫routingorder,對于多埠連接的網(wǎng)絡(luò)的布線次序。40、怎樣調(diào)整走線的拓撲架構(gòu)來提高信號的完整性？這種網(wǎng)絡(luò)信號方向比較復雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。41、怎樣通過安排迭層來減少EMI問題？首先，EMI要從系統(tǒng)考慮，單憑PC班法解決問題。層疊對EMI來講,我認為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好

50、處。42、為何要鋪銅？一般鋪銅有幾個方面原因。1,EMC對于大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如PGN電至順護作用。2,PCBX藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的PCBK層鋪銅。3，信號完整性要求，給高頻數(shù)位信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。43、在一個系統(tǒng)中，包含了dsp和pld,請問布線時要注意哪些問題呢？看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個DSP時鐘，資料信號走線拓普也會影響信號質(zhì)量和時序，需要關(guān)注。44、除p

51、rotel工具布線外，還有其他好的工具嗎？至于工具，除了PROTEL還有很多布線工具，如MENTO的WG2000,EN2000歹!J和powerpcb,Cadence的allegro,zuken的cadstar,cr5000等，各有所長。45、什么是"信號回流路徑"?信號回流路徑，即returncurrent。高速數(shù)位信號在傳輸時，信號的流向是從驅(qū)動器沿PCBt輸線到負載，再由負載沿著地或電源通過最短路徑返回驅(qū)動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI分析的就

52、是這個圍場的電磁特性，以及他們之間的耦合。46、如何對接插件進行SI分析？在IBIS3.2規(guī)范中，有關(guān)于接插件模型的描述。一般使用EBD更型如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真軟件(HYPERLYNXIS_multiboard),建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一般從接插件手冊中得到。當然這種方式會不夠精確，但只要在可接受范圍內(nèi)即可。47、請問端接的方式有哪些？端接(terminal)，也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，大衛(wèi)南匹配，AC匹配，肖特基二極管匹配。

53、48、采用端接(匹配)的方式是由什么因素決定的？匹配采用方式一般由BUFFE畸性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。49、采用端接（匹配）的方式有什么規(guī)則？數(shù)位電路最關(guān)鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。MentorICX產(chǎn)品教材中有關(guān)于匹配的一些資料。另外HighSpeedDigitaldesignahandbookofblackmagic»有一章專門對terminal的講述，從電磁波原

54、理上講述匹配對信號完整性的作用，可供參考。50、能否利用器件的舊IS模型對器件的邏輯功能進行仿真？如果不能，那么如何進行電路的板級和系統(tǒng)級仿真？IBIS模型是行為級模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他結(jié)構(gòu)級模型51、在數(shù)位和類比并存的系統(tǒng)中，有2種處理方法，一個是數(shù)位地和類比地分開，比如在地層，數(shù)位地是獨立地一塊，類比地獨立一塊，單點用銅皮或FB磁珠連接，而電源不分開；另一種是類比電源和數(shù)位電源分開用FB連接，而地是統(tǒng)一地地。請問李先生，這兩種方法效果是否一樣？應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。區(qū)分類比和數(shù)位部分的目的是為了抗干擾，主要是數(shù)位

55、電路對類比電路的干擾。但是，分割可能造成信號回流路徑不完整，影響數(shù)位信號的信號質(zhì)量，影響系統(tǒng)EM頃量。因此，無論分割哪個平面，要看這樣作，信號回流路徑是否被增大，回流信號對正常工作信號干擾有多大?，F(xiàn)在也有一些混合設(shè)計，不分電源和地，在布局時，按照數(shù)位部分、類比部分分開布局布線，避免出現(xiàn)跨區(qū)信號。52、安規(guī)問題：FCCEMC勺具體含義是什么？FCC:federalcommunicationcommission美國通信委員會EMC:electromegneticcompatibility電磁兼容FCd：個標準組織，EMC是一個標準。標準頒布都有相應的原因，標準和測試方法。53、何謂差分布線？差分信

56、號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路資料，依靠兩根信號電平差進行判決。為了保證兩根信號完全一致，在布線時要保持并行，線寬、線間距保持不變。54、PCBB真軟件有哪些？仿真的種類很多，高速數(shù)位電路信號完整性分析仿真分析（SI）常用軟件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。55、PC明真軟件是如何進行LAYOU彷真的？高速數(shù)位電路中，為了提高信號質(zhì)量，降低布線難度，一般采用多層板，分配專門的電源層，地層。56、在布局、布線中如何處理才能保證50M以上信號的穩(wěn)定性高速數(shù)位信號布線，關(guān)鍵是減小傳輸線對

57、信號質(zhì)量的影響。因此，100M以上的高速信號布局時要求信號走線盡量短。數(shù)位電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如TTL,GTL,LVTTD,確保信號質(zhì)量的方法不一樣。57、室外單元的射頻部分，中頻部分，乃至對室外單元進行監(jiān)控的低頻電路部分往往采用部署在同一PCBk,請問對這樣的PC弗材質(zhì)上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？混合電路設(shè)計是一個很大的問題。很難有一個完美的解決方案。一般射頻電路在系統(tǒng)中都作為一個獨立的單板進行布局布線，甚至會有專門的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數(shù)的影響

58、，提高射頻系統(tǒng)的一致性。相對于一般的FR4材質(zhì)，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數(shù)比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。在混合電路設(shè)計中，雖然射頻，數(shù)位電路做在同一塊PCBk,但一般都分成射頻電路區(qū)和數(shù)位電路區(qū)，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。58、對于射頻部分，中頻部分和低頻電路部分部署在同一PCB上，mentor有什么解決方案？Mentor的板級系統(tǒng)設(shè)計軟件，除了基本的電路設(shè)計功能外，還有專門的RF設(shè)計模塊。在RF原理圖設(shè)計模塊中，提供參數(shù)化的器件模型，并且提供和EESOF等射頻電路分析仿真工具的雙向界面；在RFLAYOU模塊中，提供專門用于射頻電路布局布線的圖案編輯功能，也有和EESOF等射頻電路分析仿真工具的雙向界面，對于