第7章時序邏輯電路

1、第7章 時序邏輯電路v71 觸發(fā)器v72 同步計數(shù)器v73 異步計數(shù)器v74 寄存器v75 基礎(chǔ)實驗v76 技能訓(xùn)練 v本章小結(jié) 71觸發(fā)器v觸發(fā)器的基本概念；v觸發(fā)器的基本特性： 、有兩個穩(wěn)定狀態(tài)，可分別用來表示二進制數(shù)碼0和1； 、在輸入信號作用下，觸發(fā)器的兩個穩(wěn)定狀態(tài)可相互轉(zhuǎn)換，輸入信號消失后，已轉(zhuǎn)換的穩(wěn)定狀態(tài)可長期保持下來。 71觸發(fā)器v一、基本RS觸發(fā)器v由兩個與非門交叉連接而成的基本RS觸發(fā)器a）邏輯圖 b）邏輯符號71觸發(fā)器v與非門組成的基本RS觸發(fā)器的特性表v特性方程保持RSnQ1nQ111100111101置110010110置00010100不定000說明10nnQSRQR

2、S（約束條件） 10nnQSRQRS基本RS觸發(fā)器卡諾圖71觸發(fā)器v特點 基本RS觸發(fā)器電路簡單，是構(gòu)成各種功能觸發(fā)器的基本單元。它可以組成數(shù)碼寄存器存放二進制數(shù)碼，可以用作防止波形抖動的開關(guān)。它的主要缺點是輸入信號存在期間將直接控制著輸出端的狀態(tài)，而且R、S之間存在約束。 71觸發(fā)器v二、同步RS觸發(fā)器對于基本RS觸發(fā)器，只要或產(chǎn)生變化，就可能引起狀態(tài)翻轉(zhuǎn)，因此，基本RS觸發(fā)器的抗干擾能力較差。另外，在數(shù)字系統(tǒng)中，為了協(xié)調(diào)各部分電路的工作，任何操作均應(yīng)按預(yù)定的時間完成。因此產(chǎn)生由時鐘控制接收R、S信號的時鐘型RS觸發(fā)器，也稱同步RS觸發(fā)器。 71觸發(fā)器v電路組成：同步RS觸發(fā)器是由一個基本的

3、RS觸發(fā)器加兩個控制門組成。a）邏輯圖 b）邏輯符號 71觸發(fā)器v工作原理當CP=0時，G3、G4均被封鎖，輸出均為1。觸發(fā)器狀態(tài)保持不變。當CP=1時，G3、G4打開，輸入信號R、S通過G3、G4使基本RS觸發(fā)器動作，輸出端狀態(tài)仍由R、S狀態(tài)和來決定。71觸發(fā)器v特性方程與基本RS觸發(fā)器一樣。v同步RS觸發(fā)器的主要特點v（1）優(yōu)點 由時鐘脈沖控制，CP=0觸發(fā)器狀態(tài)保持原態(tài)不變；CP=1期間，觸發(fā)器根據(jù)輸入信號R、S狀態(tài)決定輸出狀態(tài)。由于時鐘脈沖控制，便于多個觸發(fā)器同步工作。v（2）缺點 CP=1期間，觸發(fā)器的輸出仍然受R、S信號的直接控制。也就是說，在CP=1期間，若R、S信號變化，則同步

4、RS觸發(fā)器的輸出狀態(tài)也會跟著變化，抗擾能力較差。同時 R、S信號之間仍然有約束。由于上述原因，同步RS觸發(fā)器的使用受到一定限制。 71觸發(fā)器 v三、邊沿JK觸發(fā)器v邊沿觸發(fā)器是一種改進型式的觸發(fā)器，它的特點是只在CP脈沖的上升沿（或下降沿）的瞬間，觸發(fā)器才根據(jù)輸入信號的狀態(tài)翻轉(zhuǎn)，而在CP=0或是CP=1期間，輸入信號的變化對觸發(fā)器的狀態(tài)均無影響。 71觸發(fā)器v邊沿JK觸發(fā)器的邏輯符號v邊沿JK觸發(fā)器的特性表 邊沿JK觸發(fā)器邏輯符號nQ1nQCPJK狀態(tài)0000保持00110100置001101001置110111101翻轉(zhuǎn)（或計數(shù)）1110nQ1nQ邊沿JK觸發(fā)器的特性表 71觸發(fā)器v邊沿JK

5、觸發(fā)器的特性方程：v集成邊沿JK觸發(fā)器74LS112邊沿JK觸發(fā)器74LS112（1/2）符號圖 1nnnQJQKQ（CP下降沿有效） 71觸發(fā)器v四、維持阻塞D觸發(fā)器v維持阻塞D觸發(fā)器是一種正邊沿觸發(fā)的D觸發(fā)器 v維持阻塞D觸發(fā)器特性表 維持阻塞D觸發(fā)器邏輯符號 CPDQnQn+1說明000置0010101置1111維持阻塞D觸發(fā)器特性表 71觸發(fā)器 v維持阻塞D觸發(fā)器的特性方程：v維持阻塞D觸發(fā)器的優(yōu)點是邊沿控制，CP上升沿觸發(fā)，在CP=1期間有維持阻塞作用存在，觸發(fā)器狀態(tài)不發(fā)生變化，抗擾能力強。但也存在缺點，即在某些情況下使用起來不如JK觸發(fā)器方便。 1nQD（CP上升沿有效） 71D觸

6、發(fā)器v集成維持組塞D觸發(fā)器74LS74介紹CPDRDS1nQ不 允 許100保 持110置 11111置 00011異步置1101異步置0010功能說明輸出輸入DnQ維持組塞D觸發(fā)器74LS74（1/2）的邏輯符號 74LS74功能表 71觸發(fā)器v五、T觸發(fā)器和T觸發(fā)器vT 觸發(fā)器是指根據(jù)T端輸入信號的不同，在時鐘脈沖CP作用下具有翻轉(zhuǎn)和保持功能的電路 vT觸發(fā)器則是指每輸入一個時鐘脈沖CP，狀態(tài)變化一次的電路。在T觸發(fā)器中，若T恒為1，則T觸發(fā)器就變換為T觸發(fā)器 vT 和T觸發(fā)器可以由JK觸發(fā)器或D觸發(fā)器轉(zhuǎn)換而來，它們的特性表和特性方程不再贅述 71觸發(fā)器v六、CMOS觸發(fā)器vCMOS觸發(fā)器

7、與TTL觸發(fā)器一樣，種類繁多。由于CMOS觸發(fā)器具有功耗低、抗干擾能力強、電源適應(yīng)范圍大等優(yōu)點 v常用的集成觸發(fā)器有CC4013（D觸發(fā)器）和CC4027（JK觸發(fā)） 71觸發(fā)器16918CC40271CP2CPVDD2RD2K 2J 2SD2Q1K1J 1SD1Q 1Q2Q1RDVSSDRDS1nQnQnQnQ0不允許111保持001翻轉(zhuǎn)0011置110001置000010保持0000異步置1110異步置001KJCP說明輸出輸入 CC4027雙JK觸發(fā)器管腳排列圖CC4027的功能表 71觸發(fā)器v七、觸發(fā)器的相互轉(zhuǎn)換vJK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器 v首先寫出反映已有觸發(fā)器（JK觸發(fā)器）邏輯功能

8、的特性方程v然后，寫出待求觸發(fā)器的特性方程v最后，求出JK觸發(fā)器的驅(qū)動方程 v 1nnnQJQKQ1nQD1nnnQDQDQJDKDKD即 71觸發(fā)器v根據(jù)求出的轉(zhuǎn)換邏輯即已有的JK觸發(fā)器的驅(qū)動方程，可畫出待求觸發(fā)器的邏輯圖 JKD邏輯圖 71觸發(fā)器v將D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器 v寫出已有觸發(fā)器D觸發(fā)器的特性方程：v寫出待求觸發(fā)器JK觸發(fā)器的特性方程 :v比較上述兩個特性方程，可得: 1nQD1nnnQJQKQnnDJQKQ 71觸發(fā)器v畫出邏輯圖 :DJK 觸發(fā)器的邏輯圖 72同步計數(shù)器v同步計數(shù)器的分析步驟同步計數(shù)器的分析步驟v（1）寫輸入輸出方程。）寫輸入輸出方程。 根據(jù)給定的電路寫出時

9、鐘方程、驅(qū)動方程和輸根據(jù)給定的電路寫出時鐘方程、驅(qū)動方程和輸出方程。也就是各個觸發(fā)器的時鐘信號、同步輸入信號及電路輸出信號出方程。也就是各個觸發(fā)器的時鐘信號、同步輸入信號及電路輸出信號的邏輯表達式。的邏輯表達式。v（2）求狀態(tài)方程。）求狀態(tài)方程。 把驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，即可求出把驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，即可求出電路的狀態(tài)方程，也就是各個觸發(fā)器的次態(tài)方程。電路的狀態(tài)方程，也就是各個觸發(fā)器的次態(tài)方程。v（3）列狀態(tài)轉(zhuǎn)換真值表。）列狀態(tài)轉(zhuǎn)換真值表。 將電路現(xiàn)態(tài)的各種取值代入狀態(tài)方程和輸出將電路現(xiàn)態(tài)的各種取值代入狀態(tài)方程和輸出方程進行計算，求出相應(yīng)的次態(tài)和輸出，從而列出狀態(tài)轉(zhuǎn)換

10、真值表。方程進行計算，求出相應(yīng)的次態(tài)和輸出，從而列出狀態(tài)轉(zhuǎn)換真值表。v（4）畫狀態(tài)轉(zhuǎn)換圖和時序圖。狀態(tài)轉(zhuǎn)換圖是指電路由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)）畫狀態(tài)轉(zhuǎn)換圖和時序圖。狀態(tài)轉(zhuǎn)換圖是指電路由現(xiàn)態(tài)轉(zhuǎn)換到次態(tài)的示意圖。電路的時序圖是在時鐘脈沖作用下，各觸發(fā)器狀態(tài)變化的波的示意圖。電路的時序圖是在時鐘脈沖作用下，各觸發(fā)器狀態(tài)變化的波形圖。它們通常根據(jù)時鐘脈沖和狀態(tài)轉(zhuǎn)換真值表繪制。形圖。它們通常根據(jù)時鐘脈沖和狀態(tài)轉(zhuǎn)換真值表繪制。v（5）邏輯功能說明。根據(jù)狀態(tài)表、狀態(tài)圖及時序圖來說明電路的邏輯）邏輯功能說明。根據(jù)狀態(tài)表、狀態(tài)圖及時序圖來說明電路的邏輯功能。功能。 72 同步計數(shù)器v同步二進制計數(shù)器v 由4個JK觸發(fā)器

11、組成的4位同步二進制加法計數(shù)器的邏輯圖。圖中各觸發(fā)器的時鐘脈沖輸入端接同一計數(shù)脈沖CP，顯然，這是一個同步時序電路 4位同步二進制加法計數(shù)器的邏輯圖4位同步二進制加法計數(shù)器的邏輯圖 72同步計數(shù)器v各觸發(fā)器的驅(qū)動方程分別為：v將上述驅(qū)動方程代入JK觸發(fā)器的特性方程中， 得到電路的狀態(tài)方程為:00110220133012nnnnnnJKJKQJKQ QJKQ Q Q1100110101120120121301230123nnnnnnnnnnnnnnnnnnnnnnnQQQQ QQ QQQ Q QQ Q QQQ Q Q QQ Q Q Q 72同步計數(shù)器v假定電路的現(xiàn)態(tài)為0000，將0000代入狀態(tài)

12、方程式，得出電路的次態(tài)為0001，再以0001作為現(xiàn)態(tài)代入狀態(tài)方程式求出下一個次態(tài)0010。如此反復(fù)進行，列出電路的狀態(tài)轉(zhuǎn)換表: 4位同步二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換真值表 3nQ2nQ1nQ0nQ012345678910111213141500 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0012345678910111213141516等效十進制數(shù)電 路 狀 態(tài)計數(shù)脈沖序號 72同步計數(shù)器v由狀態(tài)轉(zhuǎn)換真值表

13、可列出狀態(tài)轉(zhuǎn)換圖 :v同步計數(shù)器的計數(shù)脈沖CP同時送到各位觸發(fā)器的時鐘脈沖輸入端，當計數(shù)脈沖到來時，應(yīng)該翻轉(zhuǎn)的觸發(fā)器同時翻轉(zhuǎn)，所以速度高，但電路結(jié)構(gòu)也較復(fù)雜。 231 0QQQ Q00000001001000110100010101110110100010011010101111001101111011114位二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖 72同步計數(shù)器v74LS161介紹 是74LS161同步四位二進制加法計數(shù)器的邏輯功能示意圖，CP為計數(shù)脈沖輸入端； 為清零輸入端,低電平有效； 為預(yù)置數(shù)控制輸入端，低電平有效； 、 、 、 為數(shù)據(jù)輸入端； 、 為選擇輸入端； 為狀態(tài)輸出端， 為進位輸出端，

14、 CRLD3D2D1D0DPCTTCT3210Q Q Q QCO0123QQQQCTCOTa) 邏輯功能示意圖 b) 管腳排列圖 72同步計數(shù)器v74LS161的邏輯功能如表 CRLDTCTPCTCP3D2D1D0D3Q2Q1Q0QCO3d2d1d0d3d2d1d0d0 0 0 0異步清零同步置數(shù)數(shù)據(jù)保持數(shù)據(jù)保持加法計數(shù)00保 持保 持計 數(shù) 0 0 1 1011101111工作模式輸出預(yù)置數(shù)據(jù)輸入時鐘使能預(yù)置清零 73 異步計數(shù)器v731 觸發(fā)器構(gòu)成的異步計數(shù)器觸發(fā)器構(gòu)成的異步計數(shù)器 v下圖所示由4個下降沿觸發(fā)的JK觸發(fā)器組成的4位異步二進制加法計數(shù)器的邏輯圖 v用“觀察法”畫出該電路的時序

15、圖 CPQ01Q2Q3Q73 異步計數(shù)器 73 異步計數(shù)器v732集成異步計數(shù)器v集成異步二-五-十進制計數(shù)器CT74LS290的電路結(jié)構(gòu)框圖 a）結(jié)構(gòu)框圖 b）邏輯功能示意圖 73 異步計數(shù)器S9(A) S9(B)R0(A)R0(B)CP0 CP1Q3 Q2 Q1 Q01 1 1 0 0 10 1 1 0 1 1 0 0 0 00 0 0 0S9(A) S9(B)=0R0(A) R0(B)=0CP 0 0 CPCP Q0Q3 CP二進制五進制8421 十進制5421 十進制CT74LS290的功能表74LS290由一個一位二進制計數(shù)器和一個五進制計數(shù)器兩部分組成 74 寄存器寄存器 v741

16、 數(shù)碼寄存器v寄存器是一種重要的數(shù)字邏輯部件,常用來存放數(shù)據(jù)、指令等。因為一個觸發(fā)器有兩個穩(wěn)定狀態(tài)，可以存儲1位二進制代碼，所以用n個觸發(fā)器就可以組成能存儲n位二進制代碼的寄存器。v寄存器按它具備的功能可分為兩大類，數(shù)碼寄存器和移位寄存器 。 74 寄存器寄存器v數(shù)碼寄存器數(shù)碼寄存器存儲二進制數(shù)碼的時序電路組件，它具有接收和存儲二進制數(shù)碼的時序電路組件，它具有接收和寄存二進制數(shù)碼的邏輯功能。寄存二進制數(shù)碼的邏輯功能。v下圖所示是由觸發(fā)器組成的下圖所示是由觸發(fā)器組成的4位集成寄存器位集成寄存器74LSl75的邏輯電路圖的邏輯電路圖 a）邏輯圖 b）引腳排列 74 寄存器寄存器v742 移位寄存器

17、v移位寄存器不但可以寄存數(shù)碼，而且在一個移位脈沖作用下，寄移位寄存器不但可以寄存數(shù)碼，而且在一個移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移動存器中的數(shù)碼可根據(jù)需要向左或向右移動1位。位。v1單向移位寄存器單向移位寄存器 D觸發(fā)器組成的4位右移寄存器 74 寄存器寄存器v743 集成移位寄存器74LS194是由四個觸發(fā)器組成的功能很強的四位移位寄存器， a）邏輯功能示意圖 b）引腳圖 74 寄存器寄存器v744 移位寄存器的應(yīng)用v1環(huán)形計數(shù)器v 將單向移位寄存器的串行輸入端和串行輸出端相連， 構(gòu)成一個閉合的環(huán)就是環(huán)形計數(shù)器。 CDFF3QQ2SDRDCDFF2QSDRDCDFF1QSD

18、RDQ1CDFF0QSDRDQ0CPQ3 a)b)Q3Q2Q1Q00 1 0 0 1 0 0 00 0 0 10 0 1 0 a) 邏輯電路圖 b) 狀態(tài)圖 74 寄存器寄存器v2扭環(huán)形計數(shù)器v 將單向移位寄存器的串行輸入端和串行反相輸出端相連，構(gòu)成一個閉合的環(huán)就是扭環(huán)形計數(shù)器。 b ) Q3Q2Q1Q00 0 0 0 0 0 0 10 0 1 10 1 1 1 1 1 1 1 1 1 1 01 0 0 0 1 1 0 0 CDFF3QQCDFF2QCDFF1QCDFF0QCPa)a) 邏輯電路圖 b) 狀態(tài)圖 75 基礎(chǔ)實驗v751 計算機仿真部分v74LS74雙D觸發(fā)器接成三位異步二進制加

19、法計數(shù)器 U1A74LS74D1D21Q51Q61CLR11CLK31PR4U1B74LS74D1D21Q51Q61CLR11CLK31PR4U2A74LS74D1D21Q51Q61CLR11CLK31PR4GNDV110 Hz 5 V XLA1CQT1F 三位異步二進制加法計數(shù)器 75 基礎(chǔ)實驗vCC4013雙D觸發(fā)器組成4位左移移位寄存器 U1A4013BD_5VD15O11O12CD14CP13SD16U2B4013BD_5VD15O11O12CD14CP13SD16U2A4013BD_5VD15O11O12CD14CP13SD16U1B4013BD_5VD15O11O12CD14CP1

20、3SD16J3Key = DVCC5VGNDX12.5 V X22.5 V X32.5 V X42.5 V J1Key = RJ2Key = F四位左移移位寄存器 U174LS290NQA9QB5QD8QC4INB11R911R923R0112INA10R0213V1100 Hz 5 V GNDU2DCD_HEXX12.5 V X22.5 V X32.5 V X42.5 V 75 基礎(chǔ)實驗74LS290采用清零法實現(xiàn)8421碼的六進制計數(shù)器 QSRSRQQQSRSRQQSR(a)(b)(c)&75 基礎(chǔ)實驗RSQQ輸入輸出輸出狀態(tài)01101100基本RS觸發(fā)器的連接及邏輯功能測試 vJK觸發(fā)器邏輯功能測試表 75 基礎(chǔ)實驗復(fù)位置位CP0000RJ0011SK0101Q