十進(jìn)制計(jì)數(shù)器設(shè)計(jì)

1、十進(jìn)制計(jì)數(shù)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜uartus II的Verilog 文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)、仿真，掌握計(jì)數(shù)器的工作原理。二、實(shí)驗(yàn)原理：計(jì)數(shù)器屬于時(shí)序電路的范疇，其應(yīng)用十分普遍。該程序設(shè)計(jì)是要實(shí)現(xiàn)帶有異步復(fù)位、同步計(jì)數(shù)使能和可預(yù)置型的十進(jìn)制計(jì)數(shù)器。該計(jì)數(shù)器具有5個(gè)輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時(shí)鐘信號(hào)；RST起異步復(fù)位作用，RST=0，復(fù)位；EN是時(shí)鐘使能，EN=1，允許加載或計(jì)數(shù)；LOAD是數(shù)據(jù)加載控制，LOAD=0，向內(nèi)部寄存器加載數(shù)據(jù)；DATA是4位并行加載的數(shù)據(jù)。有兩個(gè)輸出端口（DOUT和COUT）。DOUT的位寬為4，輸出計(jì)數(shù)值

2、，從0到9；COUT是輸出進(jìn)位標(biāo)志，位寬為1，每當(dāng)DOUT為9時(shí)輸出一個(gè)高電平脈沖。RST在任意時(shí)刻有效時(shí)，如CLK非上升沿時(shí)，計(jì)數(shù)也能即刻清0；當(dāng)EN=1，且在時(shí)鐘CLK的上升沿時(shí)刻LOAD=0，4位輸入數(shù)據(jù)DATA被加載，但如果此時(shí)時(shí)鐘沒(méi)有上升沿，盡管出現(xiàn)了加載信號(hào)LOAD=0,依然未出現(xiàn)加載情況；當(dāng)EN=1,RST=1,LOAD=1時(shí)，計(jì)數(shù)正常進(jìn)行，在計(jì)數(shù)數(shù)據(jù)等于9時(shí)進(jìn)行輸出高電平。三、實(shí)驗(yàn)任務(wù)：在Quartus II上將設(shè)計(jì)好的程序進(jìn)行編輯、編譯、綜合、適配、仿真，從時(shí)序仿真圖中學(xué)習(xí)計(jì)數(shù)器工作原理，了解計(jì)數(shù)器的運(yùn)行情況及時(shí)鐘輸入至計(jì)數(shù)器數(shù)據(jù)輸出的延時(shí)情況。四、實(shí)驗(yàn)步驟：（一）、建立工作

3、庫(kù)文件和編輯設(shè)計(jì)文件任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)Project（工程），而把一個(gè)工程下的所有文件放在一個(gè)文件夾內(nèi)是一個(gè)非常好的習(xí)慣，以便于我們整理，利用和提取不同工程下的文件，而此文件夾將被EDA軟件默認(rèn)為Work Library（工作庫(kù)），所以第一步先根據(jù)自己的習(xí)慣，建立個(gè)新的文件夾。（1）新建文件夾：在盤建立并保存工程，將文件夾取名Jishuqi。（2）輸入源程序：打開(kāi)Quartus II，選擇菜單FileNewDesign FilesVerilogHDL FileOK(如圖1所示)。圖1在空白處工作框處輸入任務(wù)要求中的代碼，代碼如下：module CNT10 (CLK,RST,EN,LOAD,C

4、OUT,DOUT,DATA);input CLK, EN, RST,LOAD;input 3:0 DATA;output 3:0 DOUT;output COUT;reg 3:0 Q1;reg COUT;assign DOUT = Q1;always (posedge CLK or negedge RST)begin if(!RST) Q1 = 0; else if(EN)begin if(!LOAD) Q1 = DATA; else if(Q19) Q1 = Q1+1; else Q1 End Time在Time欄中輸入50，單位選擇“us”，點(diǎn)擊確定并保存波形文件，如圖10所示。圖10（3

5、）點(diǎn)擊EditInsertInsert Node or BusNode FinderList OK，如圖11所示。圖11（4）編輯輸入波形：首先進(jìn)行時(shí)鐘窗口設(shè)置：點(diǎn)擊左邊的 輸入CLK的周期為2.56us，50%的占空比，如圖12所示，設(shè)置EN、RST與LOAD，將它們?cè)O(shè)置為高電平。圖12接著進(jìn)行總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置：點(diǎn)擊輸入數(shù)據(jù)信號(hào)DATA的左邊的+號(hào)，能展開(kāi)此總線中的所有信號(hào)；如果雙擊此+號(hào)左邊的信號(hào)標(biāo)記，將彈出對(duì)該信號(hào)數(shù)據(jù)格式設(shè)置的Node Properties對(duì)話框，在該對(duì)話框的Radix下拉列表中有四種選擇，這里選擇十進(jìn)制表達(dá)方式。其次輸入波形數(shù)據(jù)：由于DATA是4位待加載的輸

6、入數(shù)據(jù)，需要設(shè)置輸入數(shù)據(jù)。用鼠標(biāo)在所示信號(hào)名DATA的某一數(shù)據(jù)區(qū)拖拉出來(lái)一塊藍(lán)色區(qū)域，然后單擊左側(cè)工具欄的按鈕，在彈出窗口輸入數(shù)據(jù)如1，繼而在不同區(qū)域設(shè)置不同數(shù)據(jù)。這里為方便觀察，輸入的數(shù)據(jù)依次是1，5，7，9，4，如圖13所示。圖13（5）仿真仿真器參數(shù)仿真：選擇AssignmentSettings命令，在Settings窗口下選擇Category Simulator Settings。在右側(cè)的Simulation mode下拉列表中選擇Timing，即選擇時(shí)序仿真，并選擇仿真激勵(lì)文件名CNT10.vwf。選擇Simulation Period欄，確認(rèn)選中了“Run simulation until all vector stimuli are used”，如圖14所示。圖14啟動(dòng)仿真器：ProcessingStart Simulation，直至出現(xiàn)Simulation was successful，仿真結(jié)束，然后會(huì)自動(dòng)彈出“Simulation Report”，點(diǎn)擊輸出信號(hào)“DOUT”旁邊的“+”，展開(kāi)總線中的所有信號(hào)，可以便于我們觀察和分析波形，如圖15所示。圖15（四）應(yīng)用RTL電路圖觀察器ToolsNetlist ViewersRTL Viewer，結(jié)果如圖16所示。圖16五、實(shí)驗(yàn)心得通過(guò)幾周的學(xué)習(xí)，我了解