十進制計數(shù)器設(shè)計

1、十進制計數(shù)器設(shè)計一、實驗目的：熟悉Quartus II的Verilog 文本設(shè)計流程全過程，學習十進制計數(shù)器的設(shè)計、仿真，掌握計數(shù)器的工作原理。二、實驗原理：計數(shù)器屬于時序電路的范疇，其應用十分普遍。該程序設(shè)計是要實現(xiàn)帶有異步復位、同步計數(shù)使能和可預置型的十進制計數(shù)器。該計數(shù)器具有5個輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時鐘信號；RST起異步復位作用，RST=0，復位；EN是時鐘使能，EN=1，允許加載或計數(shù)；LOAD是數(shù)據(jù)加載控制，LOAD=0，向內(nèi)部寄存器加載數(shù)據(jù)；DATA是4位并行加載的數(shù)據(jù)。有兩個輸出端口（DOUT和COUT）。DOUT的位寬為4，輸出計數(shù)值

2、，從0到9；COUT是輸出進位標志，位寬為1，每當DOUT為9時輸出一個高電平脈沖。RST在任意時刻有效時，如CLK非上升沿時，計數(shù)也能即刻清0；當EN=1，且在時鐘CLK的上升沿時刻LOAD=0，4位輸入數(shù)據(jù)DATA被加載，但如果此時時鐘沒有上升沿，盡管出現(xiàn)了加載信號LOAD=0,依然未出現(xiàn)加載情況；當EN=1,RST=1,LOAD=1時，計數(shù)正常進行，在計數(shù)數(shù)據(jù)等于9時進行輸出高電平。三、實驗任務：在Quartus II上將設(shè)計好的程序進行編輯、編譯、綜合、適配、仿真，從時序仿真圖中學習計數(shù)器工作原理，了解計數(shù)器的運行情況及時鐘輸入至計數(shù)器數(shù)據(jù)輸出的延時情況。四、實驗步驟：（一）、建立工作

3、庫文件和編輯設(shè)計文件任何一項設(shè)計都是一項Project（工程），而把一個工程下的所有文件放在一個文件夾內(nèi)是一個非常好的習慣，以便于我們整理，利用和提取不同工程下的文件，而此文件夾將被EDA軟件默認為Work Library（工作庫），所以第一步先根據(jù)自己的習慣，建立個新的文件夾。（1）新建文件夾：在盤建立并保存工程，將文件夾取名Jishuqi。（2）輸入源程序：打開Quartus II，選擇菜單FileNewDesign FilesVerilogHDL FileOK(如圖1所示)。圖1在空白處工作框處輸入任務要求中的代碼，代碼如下：module CNT10 (CLK,RST,EN,LOAD,C

4、OUT,DOUT,DATA);input CLK, EN, RST,LOAD;input 3:0 DATA;output 3:0 DOUT;output COUT;reg 3:0 Q1;reg COUT;assign DOUT = Q1;always (posedge CLK or negedge RST)begin if(!RST) Q1 = 0; else if(EN)begin if(!LOAD) Q1 = DATA; else if(Q19) Q1 = Q1+1; else Q1 End Time在Time欄中輸入50，單位選擇“us”，點擊確定并保存波形文件，如圖10所示。圖10（3

5、）點擊EditInsertInsert Node or BusNode FinderList OK，如圖11所示。圖11（4）編輯輸入波形：首先進行時鐘窗口設(shè)置：點擊左邊的 輸入CLK的周期為2.56us，50%的占空比，如圖12所示，設(shè)置EN、RST與LOAD，將它們設(shè)置為高電平。圖12接著進行總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置：點擊輸入數(shù)據(jù)信號DATA的左邊的+號，能展開此總線中的所有信號；如果雙擊此+號左邊的信號標記，將彈出對該信號數(shù)據(jù)格式設(shè)置的Node Properties對話框，在該對話框的Radix下拉列表中有四種選擇，這里選擇十進制表達方式。其次輸入波形數(shù)據(jù)：由于DATA是4位待加載的輸

6、入數(shù)據(jù)，需要設(shè)置輸入數(shù)據(jù)。用鼠標在所示信號名DATA的某一數(shù)據(jù)區(qū)拖拉出來一塊藍色區(qū)域，然后單擊左側(cè)工具欄的按鈕，在彈出窗口輸入數(shù)據(jù)如1，繼而在不同區(qū)域設(shè)置不同數(shù)據(jù)。這里為方便觀察，輸入的數(shù)據(jù)依次是1，5，7，9，4，如圖13所示。圖13（5）仿真仿真器參數(shù)仿真：選擇AssignmentSettings命令，在Settings窗口下選擇Category Simulator Settings。在右側(cè)的Simulation mode下拉列表中選擇Timing，即選擇時序仿真，并選擇仿真激勵文件名CNT10.vwf。選擇Simulation Period欄，確認選中了“Run simulation until all vector stimuli are used”，如圖14所示。圖14啟動仿真器：ProcessingStart Simulation，直至出現(xiàn)Simulation was successful，仿真結(jié)束，然后會自動彈出“Simulation Report”，點擊輸出信號“DOUT”旁邊的“+”，展開總線中的所有信號，可以便于我們觀察和分析波形，如圖15所示。圖15（四）應用RTL電路圖觀察器ToolsNetlist ViewersRTL Viewer，結(jié)果如圖16所示。圖16五、實驗心得通過幾周的學習，我了解