數(shù)字邏輯第六章5

1、1 1Chapter 6Chapter 6 Combinational Logic Design Combinational Logic Design PracticesPractices( (組合邏輯設(shè)計(jì)實(shí)踐組合邏輯設(shè)計(jì)實(shí)踐) )Documentation Standard and Circuit Timing (文檔標(biāo)準(zhǔn)和電路定時(shí)文檔標(biāo)準(zhǔn)和電路定時(shí))Commonly Used MSI Combinational Logic Device (常用的中規(guī)模組合邏輯器件常用的中規(guī)模組合邏輯器件)Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字

2、邏輯設(shè)計(jì)及應(yīng)用) )2 2Decoder (譯碼器譯碼器)Cascading Binary Decoders (譯碼器的級(jí)聯(lián)譯碼器的級(jí)聯(lián))Realize a Logic Circuit by Using Decoder (利用譯碼器實(shí)現(xiàn)邏輯電路利用譯碼器實(shí)現(xiàn)邏輯電路)Review of Last Class (Review of Last Class (內(nèi)內(nèi)容回顧容回顧) )Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3 3N0N1N2N3EN_L+5VD0_LD7_LD8_LD15_L用用7474x138x138設(shè)

3、計(jì)設(shè)計(jì)4-16譯碼器譯碼器思路：思路： 16 16個(gè)輸出需要個(gè)輸出需要 片片7474x138x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何時(shí)刻只有任何時(shí)刻只有一片在工作。一片在工作。 4 4個(gè)輸入中，個(gè)輸入中，哪些位控制片選哪些位控制片選哪些位控制輸入哪些位控制輸入Cascading Binary Decoders (級(jí)聯(lián)二進(jìn)制譯碼器）級(jí)聯(lián)二進(jìn)制譯碼器）4 4Consider: How to make a 5-to-32 DecoderConsider: How to make a 5-to-32 Decoder with 3-to-8 Decoder?

4、with 3-to-8 Decoder? ( (思考：用思考：用7474x138x138設(shè)計(jì)設(shè)計(jì) 5 5-32 譯碼器譯碼器) )How many How many 7474x138 chips to be usedx138 chips to be usedwith 32 outputs?with 32 outputs?(32(32個(gè)輸出需要多少片個(gè)輸出需要多少片7474x138 x138 ？) )Control that only one chip works in any timeControl that only one chip works in any time( (控制任何時(shí)刻只有

5、一片工作控制任何時(shí)刻只有一片工作) ) Use the Enable Inputs (Use the Enable Inputs (利用使能端利用使能端) )Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )5 5Consider: How to make a 5-to-32 Decoder Consider: How to make a 5-to-32 Decoder with 3-to-8 Decoder?with 3-to-8 Decoder? ( (思考：用思考：用7474x138x138設(shè)計(jì)設(shè)計(jì) 5 5-32 譯

6、碼器譯碼器) )Control inputs of three low-order bits of a 5-bit code word (5個(gè)輸入的低個(gè)輸入的低3位控制輸入位控制輸入)Control chips of two high-order bits of a 5-bit code word (5個(gè)輸入的高個(gè)輸入的高2位控制片選位控制片選) Use 2-to-4 Decoder ( 利用利用 2-4 譯碼器譯碼器)圖圖637Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )6 6用譯碼器和邏輯門(mén)實(shí)現(xiàn)邏輯函數(shù)用譯碼器和

7、邏輯門(mén)實(shí)現(xiàn)邏輯函數(shù)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF = (X,Y,Z) (0,3,6,7)當(dāng)使能端有效時(shí)當(dāng)使能端有效時(shí)Yi = miDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )7 7用譯碼器和邏輯門(mén)實(shí)現(xiàn)邏輯函數(shù)用譯碼器和邏輯門(mén)實(shí)現(xiàn)邏輯函數(shù)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF = (X,Y,Z) (0,3,6,7)Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及

8、應(yīng)用) )8 8Decoder (譯碼器譯碼器)Encoder (編碼器編碼器)(優(yōu)先編碼器的級(jí)聯(lián)和應(yīng)用優(yōu)先編碼器的級(jí)聯(lián)和應(yīng)用)Review of Last Class (Review of Last Class (內(nèi)內(nèi)容回顧容回顧) )Cascading Priority EncodersDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )9 9A2A1A0GSEOEII7I0A2A1A0GSEOEII7I0Q15_LQ8_LQ7_LQ0_LY0Y1Y2Y3GS2 2個(gè)個(gè)7474x148x148級(jí)聯(lián)為級(jí)聯(lián)為16164 4優(yōu)

9、先編碼器優(yōu)先編碼器1010輸入：由輸入：由8 86464，需需8 8片片7474x148x148每片優(yōu)先級(jí)不同（怎樣實(shí)現(xiàn)？）每片優(yōu)先級(jí)不同（怎樣實(shí)現(xiàn)？） 保證高位無(wú)輸入時(shí)，次高位才工作保證高位無(wú)輸入時(shí)，次高位才工作 高位芯片的高位芯片的EOEO端接次高位芯片的端接次高位芯片的EIEI端端用用8-38-3優(yōu)先編碼器優(yōu)先編碼器7474x148x148級(jí)聯(lián)為級(jí)聯(lián)為64-664-6優(yōu)先編碼器優(yōu)先編碼器A2A1A0GSEOEII7I0片間優(yōu)先級(jí)的編碼片間優(yōu)先級(jí)的編碼 利用第利用第9 9片片7474x148x148 每片的每片的GSGS端接到第端接到第9 9片的輸入端片的輸入端 第第9 9片的輸出作為高片

10、的輸出作為高3 3位（位（RA5RA5RA3RA3）片內(nèi)優(yōu)先級(jí)片內(nèi)優(yōu)先級(jí)片間優(yōu)先級(jí)片間優(yōu)先級(jí) 輸出：輸出：6 6位位低低3 3位位高高3 3位位8 8片輸出片輸出A2A2A0A0通過(guò)或門(mén)作為通過(guò)或門(mén)作為最終輸出的低最終輸出的低3 3位位RA2RA2RA0RA0Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )11 11Decoders (譯碼器譯碼器)Encoders (編碼器編碼器)Three-State Devices (三態(tài)器件三態(tài)器件)Multiplexer (多路復(fù)用器多路復(fù)用器) 標(biāo)準(zhǔn)標(biāo)準(zhǔn)MSI多路復(fù)用器多路復(fù)

11、用器 74x151、 74x153、74x157 擴(kuò)展多路復(fù)用器擴(kuò)展多路復(fù)用器 利用多路復(fù)用器實(shí)現(xiàn)邏輯函數(shù)利用多路復(fù)用器實(shí)現(xiàn)邏輯函數(shù) 多路分配器多路分配器 (Demultiplexer) 利用帶使能端的譯碼器利用帶使能端的譯碼器 使能端作為數(shù)據(jù)輸入端使能端作為數(shù)據(jù)輸入端Review of Last Class (Review of Last Class (內(nèi)內(nèi)容回顧容回顧) )1212 10niiiDmENY當(dāng)使能端有效時(shí)，當(dāng)使能端有效時(shí)， 10niiiDmY最小項(xiàng)之和形式最小項(xiàng)之和形式ENABCD0D1D2D3D4D5D6D7YY74x151實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù) F = F = (A,B

12、,C)(A,B,C)(0,1,3,7)(0,1,3,7)CBAVCCF用多路復(fù)用器設(shè)計(jì)組合邏輯電路用多路復(fù)用器設(shè)計(jì)組合邏輯電路Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )1313思考：利用思考：利用7474x151x151實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)F = F = (W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降維：由降維：由4 4維維3 3維維Shannons expansion theorems ( 香農(nóng)展開(kāi)定理香農(nóng)展開(kāi)定理 )1、F(1,X2,X3,Xn)

13、= F(0,X2,X3,Xn)=0, 填填02、F(1,X2,X3,Xn) = F(0,X2,X3,Xn)=1， 填填13、F(1,X2,X3,Xn)=1，F(xiàn)(0,X2,X3,Xn)=0， 填填X14、F(1,X2,X3,Xn)=0，F(xiàn)(0,X2,X3,Xn)=1， 填填X1Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) ), 0(), 1(),(121121121XXFXXXFXXXXF 1414YZWX00 01 11 10000111101111111YWX00 01 11 100110ZZZZZ0思考：利用思考：利

14、用7474x151x151實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)F = F = (W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降維：由降維：由4 4維維3 3維維Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )1515ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用利用7474x151x151實(shí)現(xiàn)實(shí)現(xiàn)F = F = (W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)0 2 6 4 1 3 7 5

15、 YWX00 01 11 100110ZZZZZ0Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )1616A binary decoder with an enable input can be used as a demultiplexer(利用帶使能端的二進(jìn)制譯碼器作為多路分配器利用帶使能端的二進(jìn)制譯碼器作為多路分配器)ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138DST0_LDST7_L數(shù)據(jù)輸入數(shù)據(jù)輸入 SRCEN_L利用利用7474x139x139實(shí)現(xiàn)實(shí)現(xiàn)2 2位位4 4輸出多路分配器（輸出多

16、路分配器（Figure 6-65Figure 6-65）DSTSEL0DSTSEL1DSTSEL2地址地址選擇選擇 Enable input is connected to the data lineEnable input is connected to the data line ( (利用使能端作為數(shù)據(jù)輸入端利用使能端作為數(shù)據(jù)輸入端) )數(shù)據(jù)輸入數(shù)據(jù)輸入 SRCEN_L1717譯碼器譯碼器編碼器編碼器三態(tài)器件三態(tài)器件多路復(fù)用器多路復(fù)用器Parity Circuit (奇偶校驗(yàn)器奇偶校驗(yàn)器)Comparator (比較器比較器) 奇校驗(yàn)：輸入有奇數(shù)個(gè)奇校驗(yàn)：輸入有奇數(shù)個(gè)1，輸出為，輸出為1

17、 偶校驗(yàn)：輸入有偶數(shù)個(gè)偶校驗(yàn)：輸入有偶數(shù)個(gè)1，輸出為，輸出為1 利用異或運(yùn)算實(shí)現(xiàn)利用異或運(yùn)算實(shí)現(xiàn) 9位奇偶發(fā)生器位奇偶發(fā)生器74x280 奇偶校驗(yàn)的應(yīng)用奇偶校驗(yàn)的應(yīng)用 檢測(cè)代碼在傳輸和存儲(chǔ)檢測(cè)代碼在傳輸和存儲(chǔ) 過(guò)程中是否出現(xiàn)差錯(cuò)。過(guò)程中是否出現(xiàn)差錯(cuò)。Review of Last Class (Review of Last Class (內(nèi)內(nèi)容回顧容回顧) )18189-bit Odd/Even Parity Generator 9-bit Odd/Even Parity Generator 7474x280 x280 (9 (9位奇偶校驗(yàn)發(fā)生器位奇偶校驗(yàn)發(fā)生器7474x280 x280（P29

18、1 P291 圖圖5 57575）ABCDEFGHIEVENODD74x280Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )1919Parity-Checking ApplicationsParity-Checking Applications( (奇偶校驗(yàn)的應(yīng)用奇偶校驗(yàn)的應(yīng)用) )用于檢測(cè)代碼在傳輸和存儲(chǔ)過(guò)程中是否出現(xiàn)差錯(cuò)用于檢測(cè)代碼在傳輸和存儲(chǔ)過(guò)程中是否出現(xiàn)差錯(cuò)AEVENODD74x280HIAEVENODD74x280HI發(fā)發(fā)端端收收端端DB0:7DB0:7ERROR發(fā)端保證有偶數(shù)個(gè)發(fā)端保證有偶數(shù)個(gè)1 1收端收端

19、 ODD ODD 有效表示出錯(cuò)有效表示出錯(cuò)奇數(shù)奇數(shù)EVENEVEN20206.9 Comparator 6.9 Comparator （比較器（比較器）Compare two Binary words and indicate whether they are equal(比較比較2個(gè)二進(jìn)制數(shù)值并指示其是否相等的電路個(gè)二進(jìn)制數(shù)值并指示其是否相等的電路)Comparator: Check if two Binary words are equal ( 等值比較器：檢驗(yàn)數(shù)值是否相等等值比較器：檢驗(yàn)數(shù)值是否相等 )Magnitude Comparator: Compare their magnitu

20、de (Greater than, Equal, Less than) (數(shù)值比較器：比較數(shù)值的大?。〝?shù)值比較器：比較數(shù)值的大小（,=,B（A=1, B=0）則則 AB=1 可作為輸出信號(hào)可作為輸出信號(hào) AB3)LT = EQ GT = ( EQ + GT )或或 (A3 = B3) (A2 = B2) (A1B1)或或 (A3 = B3)(A2 = B2)(A1 = B1) (A0B0)或或 (A3 = B3) (A2B2)A3 B3A2 B2A1 B1A0 B0 +Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )26

21、2674x854-Bit Comparator 4-Bit Comparator 7474x85 x85 ( 4( 4位比較器位比較器7474x85)x85)A0A1A2A3ALTBINAEQBINAGTBIN級(jí)聯(lián)輸入，用于擴(kuò)展級(jí)聯(lián)輸入，用于擴(kuò)展ALTBOUT = (AB高位高位A高位高位=B高位高位 & A低位低位B低位低位ABAEQBOUT = (A=B)AEQBINAGTBOUT = (AB) + (A=B)AGTBINDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )2727Serial Expanding Com

22、paratorsSerial Expanding Comparators( (比較器的串行擴(kuò)展比較器的串行擴(kuò)展) )XD11:0YD11:03:07:411:8XY+5VABIABOA0A3B0B374x85ABIABOA0A3B0B374x85ABIABOA0A3B0B374x853 3片片7474x85x85構(gòu)成構(gòu)成1212位比較器位比較器低位低位高位高位Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )2828P0P1P2P3P4P5P6P78 8位比較器位比較器7474x682x682內(nèi)部邏輯圖：圖內(nèi)部邏輯圖：圖6

23、-826-82問(wèn)題問(wèn)題1：怎樣表示以下輸出？：怎樣表示以下輸出？ 高電平有效：高電平有效：P DIFF Q 高電平有效：高電平有效：P EQ Q 高電平有效：高電平有效：P GE Q 高電平有效：高電平有效：P LT Q （ 圖圖6-81）GELT問(wèn)題問(wèn)題2：能否擴(kuò)展：能否擴(kuò)展？注意：沒(méi)有級(jí)聯(lián)輸入端注意：沒(méi)有級(jí)聯(lián)輸入端Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )29293 3片片7474x682x682構(gòu)成構(gòu)成2424位比較器位比較器P0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7

24、 PQ7:015:823:16P23:0Q23:0PEQQPGTQParalelParalel Expanding Comparators Expanding Comparators( (比較器的并行擴(kuò)展比較器的并行擴(kuò)展) )30306.10 Adder (6.10 Adder (加法器加法器) )Half Adder andHalf Adder and Full AdderFull Adder（半加器和全加器（半加器和全加器）0 0 0 00 1 0 11 0 0 11 1 1 0A BSCO(半加器真值表半加器真值表)Sum (相加的和相加的和): S = AB + AB = A BCar

25、ry (向高位的進(jìn)位向高位的進(jìn)位)：CO = AB0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CI X YSCO(全加器真值表全加器真值表)Truth Table of Half AdderTruth Table of Full AdderDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3131SCOXYCIS = X Y CIXY00100111CIXY00 01 11 1001COXCICO = + +YCI= XY

26、+ (X+Y)CI0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CI X YSCO全加器真值表全加器真值表6.10 Adder (6.10 Adder (加法器加法器) )6.10.1 Half Adders and6.10.1 Half Adders and Full AddersFull Adders（半加器和全加器（半加器和全加器）Truth Table of Full AdderDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及

27、應(yīng)用) )32326.10.2 Ripple Adders (6.10.2 Ripple Adders (串行進(jìn)位加法器串行進(jìn)位加法器) )(缺點(diǎn)：運(yùn)算速度慢，有較大的傳輸延遲缺點(diǎn)：運(yùn)算速度慢，有較大的傳輸延遲)tADD = tXYCout + (n-2)*tCinCout + tCinSX YCI COSX YCI COSX YCI COSX YCI COSC1C2C3C4C0S0S1S2S3X0 Y0X1 Y1X2 Y2X3 Y3=0回顧：串行比較器回顧：串行比較器 Improve Speed: Parallel Adder (提高速度：并行加法器提高速度：并行加法器)Disadvanta

28、ge: Slow, More Propagation DelayDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3333X YCI COSX YCI COSX YCI COSX YCI COSC1C2C3C4C0S0S1S2S3X0 Y0X1 Y1X2 Y2X3 Y3X YCMPEQI EQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11X YCMPEQI EQOX YCMPEQI EQOAn Iterative Comparator(串行比較器串行比較器)Ripple Adder(串行加法器串行加法器)

29、Primary Inputs( (主主 輸輸 入入) )Primary Outputs ( (主主 輸輸 出出) )BoundaryInputs(邊界邊界輸入輸入)BoundaryOutputs(邊界邊界輸出輸出)級(jí)聯(lián)輸出級(jí)聯(lián)輸出3434An Iterative CircuitAn Iterative Circuit（迭代電路（迭代電路）IterativeIterative：重復(fù)的重復(fù)的, , 反復(fù)的反復(fù)的, , 數(shù)數(shù) 迭代的迭代的PICI COPOPICI COPOPICI COPOC0C1C2CnPO0PO1POn-1主主 輸輸 出出PI0PI1PIn-1主主 輸輸 入入邊邊界界輸輸入入邊

30、邊界界輸輸出出級(jí)聯(lián)輸出級(jí)聯(lián)輸出Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )35356.10.3 6.10.3 SubtractorsSubtractors ( (減法器減法器) ) 方法一：利用真值表化簡(jiǎn)設(shè)計(jì)減法器方法一：利用真值表化簡(jiǎn)設(shè)計(jì)減法器 二進(jìn)制減法表（表二進(jìn)制減法表（表2-32-3）D = X Y BI BO = XY + XBI + YBI 方法二：利用加法器設(shè)計(jì)減法器方法二：利用加法器設(shè)計(jì)減法器（XY）相當(dāng)于（相當(dāng)于（XY補(bǔ)）補(bǔ)） 對(duì)對(duì)Y求補(bǔ)：逐位求反求補(bǔ)：逐位求反11X YCI COSX YCI CO

31、SX YCI COSB_LX0 Y0X1 Y1Xn YnD0D1DnDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3636一位全加器：一位全加器：S = X Y CiCi+1 = XY + (X+Y)Ci6.10.4 Carry-6.10.4 Carry-LockaheadLockahead Adders Adders ( (先行進(jìn)位加法器先行進(jìn)位加法器) )先行進(jìn)位法先行進(jìn)位法：第：第 i i 位的進(jìn)位輸入信號(hào)可以由該位以前位的進(jìn)位輸入信號(hào)可以由該位以前的各位狀態(tài)決定。的各位狀態(tài)決定。Ci+1 = (XiYi) +

32、(Xi+Yi) Ci= Gi + Pi Ci進(jìn)位產(chǎn)生信號(hào)進(jìn)位產(chǎn)生信號(hào)進(jìn)位傳遞信號(hào)進(jìn)位傳遞信號(hào)0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CiX YSCi+1全加器真值表全加器真值表Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3737先行進(jìn)位法先行進(jìn)位法：第：第 i i 位的進(jìn)位輸入信號(hào)位的進(jìn)位輸入信號(hào)可以由該位以前的各位狀態(tài)決定?？梢杂稍撐灰郧暗母魑粻顟B(tài)決定。C0 = 0Ci+1 = Gi + Pi Ci C0 = 0

33、 C1 = G0+P0C0 C2 = G1+P1C1 = G1+P1(G0+P0C0) = G1+P1G0+ P1P0C0 Cn = Gn+PnCn （圖（圖6-89）展開(kāi)為展開(kāi)為“與與- -或或”式：三級(jí)延遲式：三級(jí)延遲MSI加法器加法器74x283圖圖6-87 6-88Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )6.10.4 Carry-6.10.4 Carry-LockaheadLockahead Adders Adders ( (先行進(jìn)位加法器先行進(jìn)位加法器) )38386.10.6 MSI Arithmet

34、ic and Logic Units 6.10.6 MSI Arithmetic and Logic Units (ALU, MSI (ALU, MSI 算術(shù)邏輯單元算術(shù)邏輯單元) )Perform any of a number of different arithmetic and logical operations on a pair of b-bit operands.( (對(duì)對(duì)2 2個(gè)個(gè)b b位的操作數(shù)進(jìn)行若干不同的算術(shù)和邏輯運(yùn)算位的操作數(shù)進(jìn)行若干不同的算術(shù)和邏輯運(yùn)算) )S0S3MCINA0A3B0B3GPF0F3COUTA=B74x181輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)輸出數(shù)據(jù)0 0算

35、術(shù)算術(shù)/1 1邏輯邏輯選擇特定操作選擇特定操作Table 6Table 6- -7070Figure 6-90Figure 6-90 6-91 6-92 6-91 6-92 6-93 6-93Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )3939S1 S0 Y0 00 11 01 1ABA+BA BA功能表功能表設(shè)計(jì)函數(shù)發(fā)生器，其功能表如下：設(shè)計(jì)函數(shù)發(fā)生器，其功能表如下：S1 S0 A B Y0 0 0 00 0 0 1真值表真值表1 1、填寫(xiě)真值表、填寫(xiě)真值表2 2、選擇器件、選擇器件 用基本門(mén)電路實(shí)現(xiàn)用基本門(mén)電路實(shí)

36、現(xiàn) 利用卡諾圖化簡(jiǎn)利用卡諾圖化簡(jiǎn) 用譯碼器實(shí)現(xiàn)用譯碼器實(shí)現(xiàn) 轉(zhuǎn)換為最小項(xiàng)之和轉(zhuǎn)換為最小項(xiàng)之和 用數(shù)據(jù)選擇器實(shí)現(xiàn)用數(shù)據(jù)選擇器實(shí)現(xiàn)3 3、電路處理、電路處理注意有效電平注意有效電平Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4040組合邏輯部分小結(jié)組合邏輯部分小結(jié)第第4 4章章 組合邏輯設(shè)計(jì)原理組合邏輯設(shè)計(jì)原理第第6 6章章 組合邏輯設(shè)計(jì)實(shí)踐組合邏輯設(shè)計(jì)實(shí)踐Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4141第第4 4章章 基本原理基本原理 開(kāi)

37、關(guān)代數(shù)基礎(chǔ)開(kāi)關(guān)代數(shù)基礎(chǔ)組合邏輯的基本分析、綜合方法組合邏輯的基本分析、綜合方法冒險(xiǎn)冒險(xiǎn) 開(kāi)關(guān)代數(shù)的公理、定理開(kāi)關(guān)代數(shù)的公理、定理 對(duì)偶、反演規(guī)則對(duì)偶、反演規(guī)則 邏輯函數(shù)的表示法邏輯函數(shù)的表示法 分析步驟，利用公式進(jìn)行化簡(jiǎn)分析步驟，利用公式進(jìn)行化簡(jiǎn) 設(shè)計(jì)方法、步驟設(shè)計(jì)方法、步驟 利用卡諾圖化簡(jiǎn)，電路處理利用卡諾圖化簡(jiǎn)，電路處理 無(wú)關(guān)項(xiàng)的化簡(jiǎn)、多輸出函數(shù)的化簡(jiǎn)無(wú)關(guān)項(xiàng)的化簡(jiǎn)、多輸出函數(shù)的化簡(jiǎn) 冒險(xiǎn)的檢查和消除冒險(xiǎn)的檢查和消除Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4242組合電路的分析組合電路的分析分析的目的：分析的目

38、的：確定給定電路的邏輯功能確定給定電路的邏輯功能分析步驟：分析步驟：由輸入到輸出逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式由輸入到輸出逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式對(duì)輸出邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)對(duì)輸出邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)判斷邏輯功能（列真值表或畫(huà)波形圖）判斷邏輯功能（列真值表或畫(huà)波形圖）Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4343分析圖示邏輯電路的功能分析圖示邏輯電路的功能B3B2B1B0G3G2G1G0解：解：1、寫(xiě)表達(dá)式、寫(xiě)表達(dá)式2、列真值表、列真值表3、分析功能、分析功能0 0 0 00 0 0 10 0 1 00 0 1 10

39、1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B3 B2 B1 B0G3 G2 G1 G00 0 0 00 0 0 10 0 1 1G3 = B3G2 = B3 B2G1 = B2 B1G0 = B1 B0二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路0 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0Digital Logic Design

40、and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4444組合電路的綜合組合電路的綜合問(wèn)題問(wèn)題描述描述邏輯邏輯抽象抽象選定選定器件器件類(lèi)型類(lèi)型函數(shù)化簡(jiǎn)函數(shù)化簡(jiǎn)電路處理電路處理將函數(shù)將函數(shù)式變換式變換電路電路實(shí)現(xiàn)實(shí)現(xiàn)真值表真值表或或函數(shù)式函數(shù)式用門(mén)電路用門(mén)電路用用MSIMSI組合組合電路或電路或PLDPLDDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )45450 00 00 00 00 10 10 10 11 01 01 01 01 11 11 11 10 00 11 01 10 00 11

41、 01 10 00 11 01 10 00 11 01 1X1 X0Y1 Y00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1P3 P2 P1 P0設(shè)計(jì)設(shè)計(jì)2 2位數(shù)乘法器位數(shù)乘法器1 1、列真值表、列真值表 輸入：輸入：X X、Y Y（2 2位）位） 輸出：乘積輸出：乘積P P（4 4位）位） P3 = X1X0Y1Y0Y1Y0X1X000 01 11 1000011110P21112 2、用門(mén)電路實(shí)現(xiàn)、用門(mén)電路實(shí)現(xiàn)

42、利用卡諾圖化簡(jiǎn)利用卡諾圖化簡(jiǎn) 注意：多輸出函數(shù)注意：多輸出函數(shù)3 3、電路處理、電路處理4646Y1Y0X1X000 01 11 10000111100111111111111111Y1Y0X1X000 01 11 10000111101111Y1Y0X1X000 01 11 1000011110P2111P3 = X1X0Y1Y0P2 = X1Y1 (X1X0Y1Y0) = X1Y1P3 4747Y1Y0X1X000 01 11 1000011110P1111111Y1Y0X1X000 01 11 1000011110P01111P3 = X1X0Y1Y0P2 = X1Y1P3P1 = X1

43、Y0P3+X0Y1P3P0 = X0Y0Y1Y0X1X000 01 11 1000011110P2111114848比較：比較：按多輸出化簡(jiǎn)（藍(lán)色）按多輸出化簡(jiǎn)（藍(lán)色）按單個(gè)卡諾圖化簡(jiǎn)（黑色）按單個(gè)卡諾圖化簡(jiǎn)（黑色）P3 = X1 X0 Y1 Y0P2 = X1X0Y1 + X1Y1Y0P1 = X1Y1Y0 + X1X0Y0 + X0Y1Y0 + X1X0Y1P0 = X0 Y0P3 = X1X0Y1Y0P2 = X1Y1P3P1 = X1Y0P3+X0Y1P3P0 = X0Y0考慮：用譯碼器實(shí)現(xiàn)考慮：用譯碼器實(shí)現(xiàn) 直接表示為標(biāo)準(zhǔn)和形式直接表示為標(biāo)準(zhǔn)和形式Digital Logic Desi

44、gn and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )4949人的血型有人的血型有A A、B B、ABAB、O O四種，輸血者的血型與受血者的四種，輸血者的血型與受血者的血型必須符合下面的關(guān)系。血型必須符合下面的關(guān)系。設(shè)計(jì)邏輯電路判斷輸血者與受血者的血型是否符合規(guī)定。設(shè)計(jì)邏輯電路判斷輸血者與受血者的血型是否符合規(guī)定。ABABOABABO輸血者輸血者 受血者受血者解：解：1、邏輯抽象，得真值表、邏輯抽象，得真值表 用用X1X0對(duì)應(yīng)輸血者的血型（對(duì)應(yīng)輸血者的血型（0011） 用用Y1Y0對(duì)應(yīng)受血者的血型（對(duì)應(yīng)受血者的血型（0011） 輸出輸出F，1表示可以輸血，表示

45、可以輸血，0表示不行表示不行00011011000110110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0X1X0 Y1Y0F101002、用門(mén)電路實(shí)現(xiàn)、用門(mén)電路實(shí)現(xiàn) 卡諾圖化簡(jiǎn)卡諾圖化簡(jiǎn) （略）（略）利用譯碼器利用譯碼器利用多路復(fù)用器利用多路復(fù)用器5050第第6 6章章 組合邏輯設(shè)計(jì)實(shí)踐組合邏輯設(shè)計(jì)實(shí)踐常用的中規(guī)模集成電路（常用的中規(guī)模集成電路（MSI）編碼器、譯碼器、多路復(fù)用器、奇偶校驗(yàn)、編碼器、譯碼器、多路復(fù)用器、奇偶校驗(yàn)、 比較器、加法器、三態(tài)器件比較器、加法器、三態(tài)器件掌握基本功能，級(jí)聯(lián)的方法掌握基本功能，級(jí)聯(lián)的方法綜合應(yīng)用：利用基本綜合應(yīng)用：利用基本MSI器

46、件作為基本單元設(shè)器件作為基本單元設(shè)計(jì)更復(fù)雜的組合邏輯電路計(jì)更復(fù)雜的組合邏輯電路文檔標(biāo)準(zhǔn)和電路定時(shí)（了解）文檔標(biāo)準(zhǔn)和電路定時(shí)（了解）Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )5151設(shè)計(jì)減法器設(shè)計(jì)減法器 方法一：利用真值表化簡(jiǎn)方法一：利用真值表化簡(jiǎn) 二進(jìn)制減法表（表二進(jìn)制減法表（表2-32-3）D = X Y BI BO = XY + XBI + YBI 方法二：利用加法器設(shè)計(jì)減法器方法二：利用加法器設(shè)計(jì)減法器（XY）相當(dāng)于（相當(dāng)于（XY補(bǔ)）補(bǔ)） 對(duì)對(duì)Y求補(bǔ)：逐位求反求補(bǔ)：逐位求反11X YCI COSX YCI C

47、OSX YCI COSB_LX0 Y0X1 Y1Xn YnD0D1DnDigital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )5252設(shè)計(jì)將設(shè)計(jì)將BCDBCD碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3 3碼的碼制轉(zhuǎn)換電路碼的碼制轉(zhuǎn)換電路方案一：利用基本門(mén)電路（方案一：利用基本門(mén)電路（SSISSI）實(shí)現(xiàn)實(shí)現(xiàn)1、列真值表、列真值表0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10

48、 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0 1 1 1 1X3X0F3F0d2、卡諾圖化簡(jiǎn)（多輸出函數(shù)）、卡諾圖化簡(jiǎn)（多輸出函數(shù)）3、電路處理，得到電路圖、電路處理，得到電路圖 “與與- -或或”式式 “ “與非與非- -與非與非”式式 “ “或或- -與與”式式 “ “或非或非- -或非或非”式式方案二方案二：利用中規(guī)模集成電路利用中規(guī)模集成電路MSIMSI實(shí)現(xiàn)實(shí)現(xiàn) 譯碼器實(shí)現(xiàn)多輸出函數(shù)譯碼器實(shí)現(xiàn)多輸出函數(shù)思考：有沒(méi)有更好的方法？思考：有沒(méi)有更好的方法？Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)

49、用) )5353X1X0X3X200 01 11 1000011110F311111ddddddX1X0X3X200 01 11 1000011110F211111ddddddX1X0X3X200 01 11 1000011110F111111ddddddX1X0X3X200 01 11 1000011110F011111dddddd5454設(shè)計(jì)將設(shè)計(jì)將BCDBCD碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3 3碼的碼制轉(zhuǎn)換電路碼的碼制轉(zhuǎn)換電路一個(gè)更好的方法：余一個(gè)更好的方法：余3碼碼 BCD碼碼 3 利用加法器（利用加法器（MSI）實(shí)現(xiàn)實(shí)現(xiàn)A0A1A2A3B0B1B2B3C0S0S1S2S3C474x283X0X

50、1X2X3F0F1F2F3VCC1100Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )5555實(shí)現(xiàn)兩個(gè)實(shí)現(xiàn)兩個(gè)BCDBCD碼的加法運(yùn)算碼的加法運(yùn)算思考：兩個(gè)思考：兩個(gè)BCD碼與兩個(gè)碼與兩個(gè)4位二進(jìn)制數(shù)相加的區(qū)別位二進(jìn)制數(shù)相加的區(qū)別 如果如果(X+Y)產(chǎn)生進(jìn)位信號(hào)產(chǎn)生進(jìn)位信號(hào)C 或或 在在 10101111 之間之間 需要進(jìn)行需要進(jìn)行修正修正 結(jié)果加結(jié)果加6利用利用 F 表示是否需要修正表示是否需要修正F = C + S3S2S1S0 + S3S2S1S0 + S3S2S1S0 + S3S2S1S0 + S3S2S1S0

51、 + S3S2S1S0X1X0X3X200 01 11 1000011110111111F = C + S3S2 +S3S1Digital Logic Design and Application ( (數(shù)字邏輯設(shè)計(jì)及應(yīng)用數(shù)字邏輯設(shè)計(jì)及應(yīng)用) )5656相加相加判別判別修正修正A0 S0A1 S1A2 S2A3 S3B0B1B2B3C0 C474x283A0 S0A1 S1A2 S2A3 S3B0B1B2B3C0 C474x283X0X1X2X3Y0Y1Y2Y3F0F1F2F3C實(shí)現(xiàn)兩個(gè)實(shí)現(xiàn)兩個(gè)BCDBCD碼的加法運(yùn)算碼的加法運(yùn)算 需要需要2個(gè)加法器，分別進(jìn)行加法運(yùn)算和修正個(gè)加法器，分別進(jìn)行加法運(yùn)算和修正 判別邏輯：判別邏輯： F = C + S3S2 +S3S1 電路組成電路組成F5757分析下面電路，寫(xiě)出輸出與輸入之間的關(guān)系分析下面電路，寫(xiě)出輸出與輸入之間的關(guān)系 已知：輸出為二進(jìn)制數(shù)，已知：輸出為二進(jìn)制數(shù)， X30 和和 Y30 為十進(jìn)制數(shù)的為十進(jìn)制數(shù)的BCD碼碼CI A3 A2 A1 A0 COB3 S3B2 S2B1 S1B0 S0 Y1Y0X3X2X1X0CI A3