fpga入門(mén)系列實(shí)驗(yàn)教程數(shù)碼管動(dòng)態(tài)顯示

1、FPGA 入門(mén)系列實(shí)驗(yàn)數(shù)碼管動(dòng)態(tài)顯示1.實(shí)驗(yàn)任務(wù)實(shí)現(xiàn)開(kāi)發(fā)板上 8 個(gè)數(shù)碼管動(dòng)態(tài)顯示 07 通過(guò)這個(gè)實(shí)驗(yàn) 掌握采用 Verilog HDL語(yǔ)言編程實(shí)現(xiàn) 7 段數(shù)碼管顯示譯以及數(shù)碼管動(dòng)態(tài)掃描顯示的方法。2.實(shí)驗(yàn)環(huán)境型號(hào) EP2C8Q208C8 增強(qiáng)版開(kāi)發(fā)套件。硬件實(shí)驗(yàn)環(huán)境為電子實(shí)驗(yàn)環(huán)境為 Quartus II 8.1 開(kāi)發(fā)。3.實(shí)驗(yàn)原理由于LED靜態(tài)顯示需要占用較多的I/O口，且功耗較大，因此在大多數(shù)場(chǎng)合通常不采用靜態(tài)顯示，而采用動(dòng)態(tài)掃描的方法來(lái)控制LED數(shù)碼管的顯示。動(dòng)態(tài)顯示的特點(diǎn)是將所有位數(shù)碼管的段選線并聯(lián)在一起，由位選線控制是哪一位數(shù)碼管有效。點(diǎn)亮數(shù)碼管采用動(dòng)態(tài)掃描顯示。所謂動(dòng)態(tài)掃描顯示即輪

2、流向各位數(shù)碼管送出字形碼和相應(yīng)的位選，只要掃描顯示速度夠快，利用發(fā)光管的和人眼視覺(jué)暫留作用，使人的感覺(jué)好像各位數(shù)碼管同時(shí)都在顯示。動(dòng)態(tài)顯示的亮度比靜態(tài)顯示要差一些，所以在選擇限流電阻時(shí)應(yīng)略小于靜態(tài)顯示電路中的。動(dòng)態(tài)掃描顯示時(shí)刷新頻率最好大于50HZ,即沒(méi)顯示一輪的時(shí)間不超過(guò)20ms，每個(gè)數(shù)碼管顯示時(shí)間不能太長(zhǎng)也不能太短，時(shí)間太長(zhǎng)會(huì)影響刷新率，導(dǎo)致總體顯示呈現(xiàn)閃爍的現(xiàn)象，時(shí)間太短發(fā)光二極管的電流導(dǎo)通時(shí)間也就短，會(huì)影響總體的顯示亮度。一般控制在1ms左右最佳。4.實(shí)驗(yàn)程序module scan_led(clk,rst,sm_seg,sm_bit);inplk,rst;output7:0 sm_se

3、g; /數(shù)碼管段選擇輸出 output7:0 sm_bit; /數(shù)碼管位選擇輸出 reg7:0 sm_seg;/數(shù)碼管段選擇輸出寄存器reg7:0 sm_bit;/數(shù)碼管位選擇輸出寄存器reg15:0 cnt_scan;/掃描頻率計(jì)數(shù)器 reg4:0 dataout_buf;always( beginedge clk or negedgerst)if(!rst) begincnt_scan=0;endelse begincnt_scan=cnt_scan+1b1; endendalways (cnt_scan) begincase(cnt_scan15:13) 3b000 :sm_bit =

4、8b1111_1110; 3b001 :sm_bit = 8b1111_1101; 3b010 :sm_bit = 8b1111_1011; 3b011 :sm_bit = 8b1111_0111; 3b100 :sm_bit = 8b1110_1111; 3b101 :sm_bit = 8b1101_1111; 3b110 :sm_bit = 8b1011_1111; 3b111 :sm_bit = 8b0111_1111; default :sm_bit = 8b1111_1110; endcaseendalways(sm_bit) begincase(sm_bit)8b1111_1110

5、:dataout_buf=0; 8b1111_1101:dataout_buf=1; 8b1111_1011:dataout_buf=2; 8b1111_0111:dataout_buf=3; 8b1110_1111:dataout_buf=4; 8b1101_1111:dataout_buf=5; 8b1011_1111:dataout_buf=6; 8b0111_1111:dataout_buf=7; default:dataout_buf=8; endcaseend always(dataout_buf) begincase(dataout_buf)4h0: sm_seg = 8hc0;

6、 4h1 : sm_seg = 8hf9; 4h2 : sm_seg = 8ha4; 4h3 : sm_seg = 8hb0; 4h4 : sm_seg = 8h99; 4h5 : sm_seg = 8h92; 4h6 : sm_seg = 8h82; 4h7 : sm_seg = 8hf8; 4h8 : sm_seg = 8h80; 4h9 : sm_seg = 8h90; 4ha : sm_seg = 8h88; 4hb : sm_seg = 8h83; 4hc : sm_seg = 8hc6; 4hd : sm_seg = 8ha1; 4he : sm_seg = 8h86; 4hf : sm_seg = 8h8e;endcaseend/ 0/ 1/ 2/ 3/ 4/ 5/ 6/ 7/ 8/ 9/ a/ b/ c/ d/ e/ fendmodule5. 實(shí)驗(yàn)步驟（1）建立新工程項(xiàng)目：打開(kāi) Quartus II，進(jìn)入集成開(kāi)發(fā)環(huán)境，點(diǎn)擊 FileNew projectwizard 建立一個(gè)工程項(xiàng)目 scan_led。（2）建立文本編輯文件：點(diǎn)擊 FileNew.在該項(xiàng)目下新建 Verilo