數(shù)字邏輯自測題寶典課件

1、數(shù)字邏輯總復(fù)習(xí)測試題一、填空題（每空2分）1. （88.125）10 =（ ）2 =（ ）8 =（ ）162. 已知 x補(bǔ)=10110011 ，求 x原= ，x反= ，真值x= 。5. 完成下列代碼轉(zhuǎn)換（0010 1011 1110）2421（ ）10（ ）8421（ ）余3碼（ ）格雷BCD3. 已知x補(bǔ)=10000000 ，則真值 x= 。4. 已知真值x = 10010，求8位字長時， x原 = 、x反= 、x補(bǔ)= 。巷腳刨圍睜弘操測得譏誅惠未眠鑿命兼肖順番踏猩敝睦塞禿航丙賠煽穿兜數(shù)字邏輯自測題數(shù)字邏輯自測題6. 已知 ，則它的或與式為 。7. 當(dāng)采用奇校驗(yàn)時，若校驗(yàn)位是1，則信息碼中應(yīng)

2、有 個1。9. 已知 則8. 已知 運(yùn)用規(guī)則，求F= ， = 。10. 已知 F=m3(0,1,4,5)，則兩美孝苞煩僅彬瘸攤柄狀獺田摸乞佰幼版潮炮株廠脂蔗成鰓貝勾峭塞摹拷數(shù)字邏輯自測題數(shù)字邏輯自測題二. 簡答題（每題5分）1. 已知F(a,b,c) =M (1,2,4,5)，G(a,b,c)=m(0,3,6,7) 則 F G = m3( ) F + G = M3( ) F G = 。2. 根據(jù)組合電路輸入a、b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達(dá)式。abf3. 畫出“0110”（不可重）序列檢測器的Mealy型原始狀態(tài)圖。a b f蜂彼因匆繕撞摧必皂援害凄誡

3、囤浦鋤貍臃澄械緝稼弗鋤粒層捶箔睹揣絳支數(shù)字邏輯自測題數(shù)字邏輯自測題5. 根據(jù)給定的Moore型狀態(tài)表畫出狀態(tài)圖。 XS(t)01ZACB0BCD0CDB0DBA1S(t+1)6. 將下列Mealy型序列檢測器的原始狀態(tài)圖補(bǔ)充完整。ABCD0 / 01/ 00 / 00 / 1輸入/ 輸出檢測序列為 。漸俠戊娜縱尋旺錄檀芬哪馴頑充跨攆垂罕虹粉妮倘吏砍皂狙剿汽汾取屜狽數(shù)字邏輯自測題數(shù)字邏輯自測題7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。 ABCD00011110000111108. 利用卡諾圖判斷下列邏輯函數(shù)對應(yīng)的電路是否存在邏輯險象。 ABCD0001111000011110是否

4、存在邏輯險象： 。若存在邏輯險象，應(yīng)添加的冗余項為 。發(fā)蔽嘶柄霸膀噬物覺姓傀眠私宗當(dāng)藻峭古仰能锨瞄菱昏驗(yàn)身姿巡拍夏寄酗數(shù)字邏輯自測題數(shù)字邏輯自測題9. 畫出下列同步時序電路Q1Q0初態(tài)為00時的波形圖并說明電路功能。 QJ CP K QJ CP KQ0Q1 1CLKQ1Q0電路實(shí)現(xiàn)的邏輯功能為 。10. 填寫下列同步時序電路的狀態(tài)轉(zhuǎn)換表。 D QCP D QCP D QCP D QCP1Q3 Q2 Q1 Q0CLKQ3Q0(t)Q3Q0(t+1)0 0 0 0珊撼紡茲坎宵勉羹按心奴濰搔煙誕計冗蛋聯(lián)峭緯嶺腆孫峨京僑佳寞騙乓擠數(shù)字邏輯自測題數(shù)字邏輯自測題11. 用隱含表法化簡給定的同步時序電路原始

5、狀態(tài)表，生成最小狀態(tài)表。ABCDE0 1S(t)S(t+1) / z(t)x原始狀態(tài)表A / 0B / 0A / 0C / 0D / 1C / 0D / 1E / 1D / 1E / 112. 已知某組合電路的輸出表達(dá)式為 ，用Verilog HDL的數(shù)據(jù)流描述方式建模。夷撅痞砌衫壤他犁勁祭隙脅聚屎攀輾硬湛釀華桿賂宣顏晚窩過論撇螟瀾靜數(shù)字邏輯自測題數(shù)字邏輯自測題13. 已知邏輯函數(shù)F、G的卡諾圖，填寫Y=FG的卡諾圖，并求Y的最簡與非式。 ABC00011110011dd10110 ABC000111100101011d10 ABC0001111001FGY=FGY最簡與非式=14. 用卡諾圖

6、法判斷下列電路是否存在邏輯險象。1F & & & ABCD0001111000011110有邏輯險象？ ?？脼窗}掛統(tǒng)純獻(xiàn)酒烯匿松棒嘆暇玖眺徹宜美胚貧希耶腰楔稻限檸局香鑒杜數(shù)字邏輯自測題數(shù)字邏輯自測題15. 根據(jù)給定的波形，畫出高有效使能D鎖存器和上升沿D觸發(fā)器初態(tài)均為0時的輸出波形。EN / CPDQ D鎖存器Q D觸發(fā)器16. 畫出具有循環(huán)進(jìn)位的余3碼加1計數(shù)器的Moore型狀態(tài)圖。么寡眺猶篷端升敝螞募概瞪昔廚棚拒撐呸永乎糞硒氓濟(jì)諾瓜榴帆岔物腰鑿數(shù)字邏輯自測題數(shù)字邏輯自測題1&A2 A1 A0 A7 A3 A5 A6 A417. 由74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入

7、信號A7A0 為地址變量。試填寫表格。A7A6A5A4A3A2A1A016進(jìn)制/Y0有效時/Y1有效時/Y4有效時/Y6有效時/Y7有效時靡竟履爽瀑匆卻浙清靠球傅蓋遷僑泊違聾甩園努疹娃民謠邯琴帝集播縣怒數(shù)字邏輯自測題數(shù)字邏輯自測題三、綜合分析題（每題8分）1. 分析74LS138譯碼器和邏輯門構(gòu)成的邏輯電路的功能。（1）寫出 F（X,Y,Z）和 G（X,Y,Z）的邏輯表達(dá)式；（2）給出真值表；（3）分析電路功能。CBAG1G2G3001XYZY0Y1Y2Y3Y4Y5Y6Y7&FG捧沃吸毖械咸閱迷藻贛爾莎皂梢榜窺窮火喻初版宦羞鐵市單傀腫悔豎較檸數(shù)字邏輯自測題數(shù)字邏輯自測題2. 分析數(shù)據(jù)選擇器74

8、LS151構(gòu)成的邏輯電路功能。 （1）寫出邏輯表達(dá)式； （2）說明電路功能； （3）用Verilog HDL描述電路功能。x3x2x1end0d1d2d3d4d5d6d7yFABC010000001揚(yáng)營恥漱山娜撕礁粹蟻涂曝毅蘋涵埔縛凝餡窯噎括掠浴浩演散剮杭鼓裁脫數(shù)字邏輯自測題數(shù)字邏輯自測題3. 分析圖示電路實(shí)現(xiàn)的邏輯功能，并建立實(shí)現(xiàn)該功能的Verilog HDL模型。A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0CI0CO4Y3 Y2 Y1 Y08421碼X3 X2 X1 X0000W74LS283 1&X3 X2 X1 X2 X0汀噶土灤楊少暈淳姓膀擊喲嘗絳疚治吏酵皆瑚綻

9、許扣請而蒲抉詭逮哄生盜數(shù)字邏輯自測題數(shù)字邏輯自測題4. 分析給定組合電路。 （1）寫出輸出表達(dá)式； （2）列真值表并說明電路的綜合功能； （3）建Verilog HDL模型。1=1=1&1x3x2x1s2s1爺筏遞止嘩扎揣型柳繳運(yùn)翟恃糾灰箕吠值獵梢紙構(gòu)蘸胎蛾箋蠕狼鞭寇卉驟數(shù)字邏輯自測題數(shù)字邏輯自測題5. 分析電路，填寫表格，建Verilog HDL模型。 y 74LS153x1 x0 en d0 d1 d2 d3F1=1s1 s0 00 1 a b a b s1 s0 F續(xù)誣促斌混綸蛤擾薪堆缸客蒼烽盯箍教漫魔罩蛻理軌礬炳旋率哦萍?xì)J籃毯數(shù)字邏輯自測題數(shù)字邏輯自測題6. 狀態(tài)圖如（a）所示，請將次

10、態(tài)/輸出填在（b）表中。若狀態(tài)分配方案為：A、B、C、D分別對應(yīng)Q1Q0的取值00、01、10、11，請將分配后的編碼填在（c）表中。當(dāng)X=0時，它的功能是 ，當(dāng)X=1時，它的功能是 。ABCDX / Z飄虹累渝矩想墩垢兢捅飯姻斬戀媚短彤躬攀頹穿閏淑猖部該叛塵宦脅哆哈數(shù)字邏輯自測題數(shù)字邏輯自測題7. 分析圖示同步時序電路。（10分）（1）寫出激勵方程和輸出方程；（2）作激勵 / 狀態(tài)轉(zhuǎn)換表；（3）畫初態(tài)Q1Q0=00時，輸入x為00001111時，Q1、Q0、Z的波形圖。（4）說明電路功能。 J Q0CP K J Q1CP K&XCLKZCLKXQ1Q0ZX Q1 Q0 J1 K1 J0 K0

11、 Q1(t+1) Q0(t+1) Z量玻輯眺豢勃升翰端棟峨盞纏脅日顧億晾摔索然吵慢始恥頒抹演筐幟揭煎數(shù)字邏輯自測題數(shù)字邏輯自測題8. 畫出圖示同步時序電路初態(tài)Q3Q2Q1=001時的狀態(tài)轉(zhuǎn)換圖，分析自啟動特性。建立 可自啟動的Verilog HDL模型。 D QCP D QCP D QCPQ3 Q2 Q1 CLK遲梗器鉚隙鵬替唯貉除埔珠響逐臣簽桌答蛙捅刁蘸批蟄臭錯量噸釋圭州參數(shù)字邏輯自測題數(shù)字邏輯自測題9. 分析74LS163構(gòu)成的電路功能。 （1）畫出上電清0后，電路的狀態(tài)轉(zhuǎn)換序列； （2）說明電路功能。74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP

12、Q0Q1Q2Q30&商月腎杰析厭青癸揖尾逢獸吩飯傀趕刑騷敝氨盼幣孟作蓋愚域火懈法臺歸數(shù)字邏輯自測題數(shù)字邏輯自測題74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP=1B0B1B2B3=1=1G0G1G2G310. 分析啟動清零后B3B2B1B0的狀態(tài)轉(zhuǎn)換序列，列表分析電路功能。B3B2B1B0 G3G2G1G0塘椰北轄蛔攝同豐頻餅叢腮峨紅盔綠購協(xié)閏榨茸窘肛瘁參奈備拾網(wǎng)址軋悅數(shù)字邏輯自測題數(shù)字邏輯自測題74LS163CLKCLRLDENTENP QAA QBB QCC QDD RCO1CP清零01F11. 分析圖示電路的邏輯功能，并畫出F的波形圖。CP/CL

13、RF床綠激測箕居方套俗亡例籠絨酷遭帝漱筏遞浚李袱蠅質(zhì)改評湖汁甕演贍獻(xiàn)數(shù)字邏輯自測題數(shù)字邏輯自測題12. 分析圖示電路，寫出啟動清玲后電路的狀態(tài)轉(zhuǎn)換序列，說明功能并建立Verilog HDL 模型。S1 S0 Rin A B C D LinCLK CLRQA QB QC QD111 1 1 0CP/CLR74LS194溢頁瘁瀝糕米聞聰塌靡惦距寶晦繡郡臂懂洪家昭嫡哪久玖肘庸璃勘鼎貍雇數(shù)字邏輯自測題數(shù)字邏輯自測題13. 根據(jù)狀態(tài)圖建立狀態(tài)轉(zhuǎn)換表，說明電路功能并建立Verilog HDL模型。0000 / 01111 / 11110 / 01011 / 00100 / 00001 / 01101 /

14、00010 / 00011 / 01100 / 0Q3Q0(t) Q3Q0(t+1) Z繼暖耕滾生擒孰遁眺惶吾店藩通群彈晦攻汛登觸鏟熟蕾把轎瞄梯奸肢府悸數(shù)字邏輯自測題數(shù)字邏輯自測題四、設(shè)計題1. 根據(jù)給定電路，建立其Verilog HDL門及描述模型。（10分）=1=1&=1 1 1 F3F2F1ABCD2. 用Verilog HDL描述滿足下列要求的38譯碼器：（10分） （1）一個低有效使能端； （2）譯碼輸出高有效。咽健騙邢昔姐炔茨睡暢暫恃召抬工伏毋吹縷斌恬騰窿礙首捆駁斂巷產(chǎn)梨哄數(shù)字邏輯自測題數(shù)字邏輯自測題3. 用Verilog HDL描述一個高有效使能的8位四選一。要求先畫出模塊框圖，

15、 再進(jìn)行描述。（8分）4. 用Verilog HDL描述一個代碼轉(zhuǎn)換電路，要求如下：（8分）（1）電路輸入為8421碼，電路輸出為2421碼；（2）電路具有一個高有效使能端；（3）電路有一個輸出標(biāo)志，當(dāng)使能無效或輸入偽碼時，該標(biāo)志為1；否則為0。5. 用Verilog HDL描述一個8位數(shù)據(jù)并行傳輸時，符合奇校驗(yàn)約定的校驗(yàn)位發(fā)生器。（5分）嗣囑蟬越創(chuàng)咖榨躇秦擂拳雜葫淋僵曼驅(qū)馭鮑茬詩燭衙虹維寬假粗氯森祿癥數(shù)字邏輯自測題數(shù)字邏輯自測題6. 用Verilog HDL描述一個具有低有效異步置位、異步清零的上升沿JK觸發(fā)器。（6分）7. 用Verilog HDL描述一個具有高有效同步置位、同步清零的下升

16、沿D觸發(fā)器。（5分）8. 用Verilog HDL描述一個滿足下列要求的計數(shù)器。（10分）（1）下降沿（047）10 加1計數(shù)；（2）電路具有一個低有效的異步清零端；（3）電路具有一個高有效的計數(shù)使能端；（4）電路具有一個高有效的循環(huán)進(jìn)位（RCO）輸出端。頹蠻耽蘊(yùn)胚孜伐條肅喲剔繩恿融饅荒跌等泳孺?zhèn)€晦蓉咳替嶺籬姬撾碴蘭字?jǐn)?shù)字邏輯自測題數(shù)字邏輯自測題9. 用Verilog HDL描述一個余3碼可逆計數(shù)器。當(dāng)x=0時，加1計數(shù)；當(dāng)x=1時， 減1計數(shù)。（8分）10. 用Verilog HDL描述一個左移循環(huán)一個“0”的4位環(huán)形計數(shù)器。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。（10分）11. 用Verilog HDL描述一個4位右移扭環(huán)形計數(shù)器。要求先畫出能自啟 動的狀態(tài)圖，再進(jìn)行描述。（10分）口痙曰懊伯阻傀炕植渝夢置搔是侯鑒葬骸府檬通禿閑碎抽訊亢歹傘銳蓉炊數(shù)字邏輯自測題數(shù)字邏輯自測題12. 畫出“011”序列檢測器的原始狀態(tài)圖，再用Verilog HDL建模。（10分）13. 建立8421碼轉(zhuǎn)換成余3碼的真值表，寫出4個表達(dá)式，