高速芯片封裝的引腳排布和扇出設(shè)計(jì)

1、高速芯片封裝的引腳排布和扇出設(shè)計(jì)主要內(nèi)容高速串行接口對(duì)封裝引腳排布設(shè)計(jì)的挑戰(zhàn)如何得到一個(gè)優(yōu)化的封裝引腳排布？流程：硅片-封裝-電路板的協(xié)同設(shè)計(jì)與優(yōu)化技術(shù)熱點(diǎn)：串?dāng)_與封裝引腳排布結(jié)論高速串行接口的發(fā)展趨勢(shì)系統(tǒng)對(duì)IO帶寬的渴求是高速串行接口速率不斷提高的原動(dòng)力EthernetXAUI10Gbase-KR100Gbase-KR4CEI6G-LR11G-LR25G-LRPCIeGen2:5GbpsGen3:8GbpsGen4:16Gbps時(shí)間系統(tǒng)總帶 寬需求封裝的引 腳數(shù)目每個(gè)數(shù)據(jù)通道的速率曲線僅為示意高速串行接口的設(shè)計(jì)難度越來(lái)越大PCIe Single Bit UIGen2:200psGen3:12

2、5psGen4:62.5ps眼圖的要求越來(lái)越苛刻物理信道的性能越來(lái)越差背板（衰減）來(lái)自各個(gè)部件的成本、工藝和物理的約束PHY的寄生參數(shù)和匹配精度封裝、單板和背板的材料、尺寸和生產(chǎn)誤差連接器的性能過(guò)孔的定位精度、尺寸極限、背鉆精度拓?fù)涞囊筮B接器（反射，串?dāng)_）單板（反射，衰減）封裝（反射，串?dāng)_）硅片（反射）本示例中，列出了通常需要考 慮的主要因素，并不代表其他 因素不存在或不重要。封裝對(duì)高速串行接口的影響封裝封裝通道TX端：較大的幅度（高 信噪比）、最快上升沿（高頻寬）的信號(hào)，寄 生效應(yīng)明顯（反射，串 擾，上升沿惡化）RX端：較小的幅度（低信噪比）、最慢 的上升沿（低頻寬） 的信號(hào)，對(duì)串?dāng)_敏感本

3、示例中，列出了通常需要考 慮的主要因素，并不代表其他 因素不存在或不重要。TXRX高速串行接口如何影響引腳排布？高利用率的引腳排布硅片上IO的布局PCB的元 件擺放扇出策略信號(hào)和電 源完整性機(jī)械與熱 設(shè)計(jì)引腳排布設(shè)計(jì)是硅片-封裝-電路板-系統(tǒng)協(xié)同設(shè)計(jì)的重要一環(huán)，是封裝設(shè)計(jì)的核心之一。疊層，走 線與過(guò)孔PKG和PCB最終體現(xiàn)在利用率（引腳、疊 層、成本）與性能（SI/PI、 拓?fù)?、機(jī)械、熱）的折中如何定義封裝的引腳分布？8硅片的布局電路板的布局、疊層和扇出設(shè)計(jì)SI/PI/Thermal/Mech/Fab封裝的疊層和走線可行性分 析系統(tǒng)的架構(gòu)和邏輯框圖封裝的設(shè)計(jì)處于很重要的地位，它會(huì)盡力彌補(bǔ)電路板

4、 布局和硅片布局之間的不同。SI, PI, Thermal, Mech and manufacture 都會(huì)影響封 裝及引腳排布設(shè)計(jì)初始的RTL網(wǎng)表如何定義封裝的引腳分布？流程：迭代和 協(xié)同設(shè)計(jì)方法：控制串?dāng)_、 插損和回?fù)p概念雖然重要，但是更重要的是運(yùn)用。硅片-封裝-電路板-系統(tǒng)協(xié)同設(shè)計(jì)10背板（衰減）連接器（反射，串?dāng)_）單板（反射，衰減）封裝（反射，串?dāng)_）硅片（反射）協(xié)同設(shè)計(jì)的兩個(gè)方面，缺一不可， 互相影響。1) 物理的協(xié)同設(shè)計(jì)：找出所有的布局布線的約束，理順走線，最終確認(rèn)拓?fù)洹?) 電性能的協(xié)同設(shè)計(jì)：找出解空間，合理的分配預(yù)算。硅片-封裝-電路板-系統(tǒng)協(xié)同設(shè)計(jì)ReviewDesignVer

5、ificationReviewDesignVerification硅片-封裝-電路板-系統(tǒng)的協(xié)同設(shè)計(jì)物理的協(xié)同設(shè)計(jì)：偏重于多個(gè)function team之間的溝通和合作電性能的協(xié)同設(shè)計(jì)：偏重于各個(gè)部件之間的折中多次迭代物理的協(xié)同設(shè)計(jì)任何影響布局布線的因素都要考慮，折中后，得到最優(yōu)的拓?fù)?。所有?huì)影響布局布線的團(tuán)隊(duì)，緊密合作，定期迭代和review。布局布線 的約束ArchDE/CADMechPowerThermalSI/PI布局布線可行性由 DE/CAD負(fù)責(zé)，但 僅僅考慮走線的優(yōu) 化（理順走線）是 遠(yuǎn)遠(yuǎn)不夠的。電性能的協(xié)同設(shè)計(jì) 由SI負(fù)責(zé)，從影響 拓?fù)涞慕嵌葋?lái)看， 它是物理協(xié)同設(shè)計(jì) 的一部分。舉

6、例：來(lái)自Mech和Thermal的限制待開(kāi) 發(fā)的 芯片A芯片B芯片C芯片D連接器AC CapAC CapAC CapAC Cap考慮所有來(lái)自DE 和CAD的需求考慮所有來(lái)自thermal 的需求考慮所有來(lái)自Mech的需求風(fēng)向散熱片backplateMech和thermal的要求會(huì)影響布局布線，最終影響拓?fù)渎萁z孔和支撐區(qū)物理的協(xié)同設(shè)計(jì)，一般需要大量的溝通， 經(jīng)過(guò)幾輪迭代后，才可以趨于穩(wěn)定電性能協(xié)同設(shè)計(jì)通道可以分解成幾類(lèi)部件各個(gè)部件的電性能需要協(xié)調(diào)，從而實(shí)現(xiàn)通道端到端的電性能：對(duì)于復(fù)用的部件：澄清其電特性（典型值和HVM/PVT分布）對(duì)于待開(kāi)發(fā)的部件：根據(jù)通道的總體特征，分配合理的可以實(shí)現(xiàn)的且有競(jìng)

7、爭(zhēng)力的 性能指標(biāo)，用來(lái)指導(dǎo)待開(kāi)發(fā)部件的設(shè)計(jì)。封裝（反射，串?dāng)_）硅片（反射）單板（反射，衰減）連接器（反射，串?dāng)_）背板（衰減）PHYTX的PKGRX的PKG單板背板連接器臨近的入侵者網(wǎng)絡(luò)電性能協(xié)同設(shè)計(jì)另外一種更徹底的部件分解1. Trace2. VIA5. Connector3. Power distribution Network and plane4. Component Passive：阻容感，磁珠 Active：IO/PHY基礎(chǔ)通常更可控電性能協(xié)同設(shè)計(jì)通常通道中每個(gè)部件的特性指標(biāo)是基于頻域的（例如S參數(shù)），這 隱含的對(duì)負(fù)載做出了假設(shè)（例如100ohm全頻段），這一假設(shè)在真 實(shí)的通道中顯然

8、是不成立的。TX走線過(guò)孔連接器連接器過(guò)孔走線過(guò)孔過(guò)孔走線ACCap結(jié)構(gòu)走線封裝+ 扇出結(jié) 構(gòu)RX芯片封裝+扇出結(jié) 構(gòu)芯片單板單板背板每個(gè)部件在通道中的行為， 依賴(lài)于通道中的其他部件， 所以需要協(xié)同設(shè)計(jì)即便每個(gè)部件都滿足特性指 標(biāo)，也不能保證全通道的性 能。所以每個(gè)部件在參考負(fù)載下的特性只是供參考或者 風(fēng)險(xiǎn)評(píng)估舉例：高速串行接口的封裝特性指標(biāo)？通常高速串行接口的標(biāo)準(zhǔn)沒(méi)有對(duì)封裝的特性指標(biāo)作出精確的限定。問(wèn)題：當(dāng)我們開(kāi)發(fā)一個(gè)新的芯片的時(shí)候，如何設(shè)定一個(gè)封裝特性指標(biāo)？太緊的指標(biāo)：浪費(fèi)PKG的資源，甚至無(wú)解。太松的指標(biāo)：可能不能滿足最終通道的性能。必要的時(shí)候，可以加 入一個(gè)Loss+Xtalk板 來(lái)模擬

9、單板模擬TX模擬連接器模擬背板掃描長(zhǎng)度和線間距必要的時(shí)候，可以加 入一個(gè)Loss+Xtalk板 來(lái)模擬單板模擬RX模擬連接器協(xié)同設(shè)計(jì)：Serdes互通性驗(yàn)證系統(tǒng)舉例：高速串行接口的封裝特性指標(biāo)？眼圖隨著插損和串?dāng)_的增加而惡化。找出通道的Margin，經(jīng)過(guò)數(shù) 據(jù)處理后，依據(jù)Margin來(lái)合理分配部件的特性指標(biāo)。ILXtalkEye Height曲線僅為示意影響封裝引腳排布的主要指標(biāo)插損回?fù)p遠(yuǎn)端串?dāng)_：TX to TX， RX to RX近端串?dāng)_：TX to RX幅度比: 入侵者對(duì)受害者19本演講的關(guān)注點(diǎn)串?dāng)_源與封裝引腳排布的關(guān)系影響串?dāng)_的因素引腳的Pattern的相關(guān) 性引腳的位置的相關(guān)性硅片PH

10、Y的扇出弱弱封裝上走線到走線的耦合弱強(qiáng)封裝孔到孔的耦合強(qiáng)弱電路板孔到孔的耦合強(qiáng)弱電路板扇出線到扇出線的耦合中強(qiáng)電路板扇出線到孔強(qiáng)強(qiáng)電路板的扇出層中強(qiáng)引腳排布的兩個(gè)主要因 素：Pattern和位置常見(jiàn)的誤區(qū)：1：僅考慮封裝，而不考慮電路板 的扇出結(jié)構(gòu)（孔+走線） 2：僅考慮孔到孔，線到線，而不 考慮線到孔。122134主要有四類(lèi)因素幾種典型的Pattern和扇出方式Pattern 1Pattern 2Pattern 3雙線Pattern扇出方式單線本例中的電路板疊層較厚： 136milNormal Loss的介質(zhì)VIA:Pad: 19milAnti-pad: 30milDrill: 8milBG

11、A1mm pitch使用帶狀線扇出15Gbps Serdes22扇出線到扇出線的串?dāng)_23近端串?dāng)_遠(yuǎn)端串?dāng)_紅色：?jiǎn)尉€扇出藍(lán)色：雙線扇出使用雙線扇出的時(shí)候，避免TX扇出線和RX 扇出線相鄰。這樣可以最大程度上避免扇 出線到扇出線的近端串?dāng)_扇出線到扇出線的遠(yuǎn)端 串?dāng)_通常很小孔到孔的遠(yuǎn)端串?dāng)_通常封裝的PTH孔和電路板的扇出孔是一起分析的Pattern3Total: -34.50dBPattern1Total: -33.17dBPattern2Total: -31.71dB盡管每個(gè)分量較小，但總和較大孔到孔的近端串?dāng)_GSGSGSSVictimSSSGVictimGSGGGGGGAggressorGAgg

12、ressorGSAggressorAggressorAggressorSSGAggressorGSGGSSGGSSGGSSGGVictimVictimGGGGGGGGAggressorAggressorGGAggressorAggressorGGAggressorAggressorGGSSGGSSGSGSGGSGSGSGVictimGSSGVictimGSGGGGGGAggressorGAggressorGGAggressorGAggressorGSGSGSSGSGSPattern2: -59.68dBPattern1：-56.98dBPattern3: -57.3dB似乎較小扇出線到孔的串?dāng)_

13、近端串?dāng)_和遠(yuǎn)端串?dāng)_的幅度值類(lèi)似-48.4dB -42.4dB-53.6dB -53dB-57.7dB-64dB-78dB雙線扇出Pattern2雙線扇出Pattern1&3單線扇出Pattern2紅色：入侵者白色：受害者單線扇出Pattern1&3扇出層對(duì)串?dāng)_的影響27孔無(wú)背鉆的孔AggressorVictim在較下方的層扇出在較上方的層扇出孔背鉆孔AggressorVictimVIA stub無(wú)背鉆的情況這個(gè)情況下，扇出線和孔之間基本無(wú)耦合VIA stub可能放大串?dāng)_，因?yàn)橹C振的原因有背鉆的情況在較下方的層扇出在較上方的層扇出總近端串?dāng)_的粗略估算包含：孔到孔：較大貢獻(xiàn)扇出線到孔：較大貢獻(xiàn)扇出線到扇出線：較小貢獻(xiàn)近端串?dāng)_單線扇出雙線扇出Pattern1-57.6dB-50.8dBPattern2-48.3dB-39dBPattern3-58.5dB-51.5dB準(zhǔn)確的總串?dāng)_，應(yīng)該使使用3D仿真得到Pattern 1Pattern 2Pattern 3雙線單線總遠(yuǎn)端串?dāng)_的粗略估算包含：孔到孔：較大貢獻(xiàn)扇出線到孔：一般貢獻(xiàn)扇出線到扇出線：較小貢獻(xiàn)92遠(yuǎn)端串?dāng)_單線扇出雙線扇出Pattern1-33.16dB-33.12dBPattern2-31.6dB-31.1dBPattern3-34