信息與通信第八章Synplify綜合

1、信息與通信第八章Synplify綜合內(nèi)容一 、什么是綜合二、Synplify pro綜合三、根本概念四、用戶界面五、根本工程流程什么是綜合？ 設(shè)計描述高層次描述：對整個系統(tǒng)的數(shù)學(xué)模型描述，它試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題，此時考慮更多的是系統(tǒng)構(gòu)造和工作過程能夠到達設(shè)計規(guī)格的要求，而與具體的工藝和器件無關(guān)邏輯描述：對設(shè)計進展RTL級描述，導(dǎo)出邏輯表達式，并用功能仿真工具進展仿真門級描述：設(shè)計的門級實現(xiàn)，相當(dāng)于系統(tǒng)的邏輯原理圖物理描述：或稱幅員描述，ASIC設(shè)計中表現(xiàn)為GDSII 文件綜合指不同設(shè)計描述之間的轉(zhuǎn)換IC設(shè)計中的綜合 IC設(shè)計中的綜合高層次

2、綜合：將系統(tǒng)算法層的行為描述轉(zhuǎn)化為存放器傳輸層的構(gòu)造描述邏輯綜合：將存放器傳輸層的的構(gòu)造描述轉(zhuǎn)化為邏輯層的構(gòu)造描述，以及將邏輯層的構(gòu)造描述轉(zhuǎn)化為電路的構(gòu)造描述物理綜合：將系統(tǒng)電路層的構(gòu)造描述轉(zhuǎn)化為幅員層的物理描述綜合約束綜合約束設(shè)計所期望到達的性能和面積的目標，在綜合實現(xiàn)階段附加約束，是為了便于控制綜合實現(xiàn)過程，使設(shè)計滿足運行速度，引腳位置等方面的要求附加合理的約束到達面積，速度，性能的良好折中約束原那么面積和速度是設(shè)計效果最終的評定標準，在兩者沖突時，采用速度優(yōu)先二 Synplify pro綜合FPGA的綜合針對具體的FPGA器件，將RTL級的設(shè)計描述轉(zhuǎn)化成門級描述-Synthesis=Tr

3、anslation+Optimization+Mapping 對 HDL源代碼進展編譯與邏輯層次上的優(yōu)化，消除冗余邏輯對編譯的結(jié)果進展邏輯映射與構(gòu)造層次上的優(yōu)化，生成邏輯網(wǎng)表特點綜合速度快綜合效果比較好Synplify與SynplifyproSynplify簡裝版，后者包含了前者所有功能綜合原理和機制完全一樣三、 根本概念1 綜合2 工程文件3 腳本4 約束文件5 宏庫6 屬性包綜合綜合Synthesis ，簡單地說就是將HDL代碼轉(zhuǎn)化為門級網(wǎng)表的過程，Synplify 對電路的綜合包括三個步驟表示如下：1 HDL compilation： 把HDL的描述編譯成的構(gòu)造元素2 Optimizat

4、ion ：運用一些算法進展面積優(yōu)化和性能優(yōu)化，使設(shè)計在滿足給定性能約束的前提下，面積盡可能的小。這里Synplify進展的是根本的優(yōu)化與具體的目標器件技術(shù)無關(guān)3 Technology mapping ：將設(shè)計映射到指定廠家的特定器件上，針對目標器件構(gòu)造優(yōu)化，生成作為布局布線工具輸入的網(wǎng)表工程文件工程文件*.prj 以tcl 的格式保存以下信息設(shè)計文件約束文件綜合選項的設(shè)置情況等Tcl 腳本Tcl Tool Command Language 是一種非常流行的工業(yè)標準批處理描述語言常用作軟件應(yīng)用的控制應(yīng)用Synplify 的Tcl script 文件設(shè)計者可以用批處理命令的形式執(zhí)行一個綜合也可以一

5、次執(zhí)行同一設(shè)計多個綜合嘗試不同的器件不同的時延目標不同的約束條件Synplify 的script 文件以*.tcl 保存約束文件約束文件采用Tcl ，以*.sdc 保存用來提供設(shè)計者定義的時間約束、綜合屬性、供給商定義的屬性等。約束文件既可以通過SCOPE創(chuàng)立編輯，也可以使用正文編輯器創(chuàng)立編輯?？杀惶砑拥皆诠こ檀翱诘拇a菜單中，也可以被Tcl script 文件調(diào)用。宏庫Synplify 在它內(nèi)建的宏庫中提供了由供給商給出的宏模塊比方一些門電路計數(shù)器存放器I/O模塊等你可以把這些宏模塊直接例化到你的設(shè)計中去屬性包Synplify為VHDL提供了一個屬性包，在Synplify_install_d

6、ir/lib/vhd/synattr.vhd 。內(nèi)容有時間約束，如對黑匣子的時間約束，供給商提供的一些屬性，還有一些綜合屬性以幫助你實現(xiàn)你的綜合目的。使用時只需在VHDL源文件的開頭參加以下屬性包調(diào)用語句library synplify;use synplify.attributes.all;四、用戶界面五、工程流程1)Create Project2)Add Input Files3)Create or Edit ImplementationPick DeviceGlobal Clock Frequency4) Souce check5) Set Constaint optimization6

7、)Click on the Button7)View/Analyze Results and export files1 創(chuàng)立工程使用project wizard工程向?qū)?啟用工程向?qū)Чこ堂?指定工程名稱和路徑3添加工程文件1 創(chuàng)立工程-使用工具欄快捷按鈕1方法一、點擊File-New 方法二方法三2添加文件2 源代碼錯誤檢查包括兩個層次語法錯誤檢查綜合錯誤檢查推薦在代碼調(diào)試階段使用代碼錯誤檢查工具，及時發(fā)現(xiàn)問題綜合檢查3 使用rtl觀察編譯結(jié)果執(zhí)行 run/compile only命令4 使用scope設(shè)計綜合約束文件或單擊 按鈕SCOPE窗口1)Clock定義一個信號作為時鐘Enable

8、標志約束是否生效Clock 說明時鐘信號名Value 說明時鐘的數(shù)值單位為Mhz或nsUnits 說明Value一欄的單位Mhz或nsDuty cycle 說明時鐘的占空比單位是ns或%Units 說明時鐘的占空比的單位ns或%Improve 希望改善由這個時鐘控制的存放器的路徑延遲的數(shù)量 這個數(shù)值可以根據(jù)Synplify的時間報告中關(guān)于相關(guān)存放器的路徑延遲的負裕量給出這是一個高級用戶選項Route 希望改善由這個時鐘控制的存放器的路徑延遲的數(shù)量 與Improve有所不同的是這一欄的數(shù)值應(yīng)填入布局布線工具的時間報告與Synplify的時間報告相差的數(shù)值這也是高級用戶選項Improve和Rout

9、e可以同時使用Units 說明Improve和Route選項的單位只能是nsComments 允許你參加一些注釋2) Clock to Clock說明不同時鐘間沿到沿的延遲,可以用來定義不同時鐘控制的觸發(fā)器之間的最大允許延遲說明一條時鐘間的False Path 或是描述一個不對稱占空情況的時鐘Clock1 說明第一個時鐘的名字Edge1 說明是第一個時鐘的上升或下降沿Clock2 說明第二個時鐘的名字Edge2 說明是第二個時鐘的上升或下降沿Value 說明兩個沿之間的延遲值或false false選項指定兩個沿之間的路徑將被被忽略3 ) Input/Output建立FPGA的I/O端口與外部

10、環(huán)境界面的模型,缺省的FPGA外部延遲為0 Port 說明端口名Type 說明端口類型Input 或 OutputValue Improve Route等與前面的一樣或類似4) Registers這個約束的目的是按照給定的時間縮短進入一個存放器或由其輸出的路徑延遲Type 說明是輸入路徑還是輸出路徑Object 說明指定存放器的名字其他如Improve Route Units等與前一樣或類似5 Multicycle Paths說明通過存放器的多時鐘周期路徑通過這項約束你可以為輸入或由一個存放器輸出的或是通過一條連線net 的所有路徑添加額外的時鐘周期以放寬時間約束Type 說明路徑是輸入或輸出

11、指定的端口或存放器或連線Port/Register/Net 說明指定路徑時依據(jù)的端口或存放器名Value 說明為該路徑提供的全部時鐘周期的總數(shù)必須是整數(shù)Units 說明Value的單位只能是個周期其他與前一樣或類似6. False Path定義在時間分析或優(yōu)化忽略的路徑其中Port/Register/Net Type等與前一樣或類似8. Attribute在這里你可以說明設(shè)計屬性其中Object欄和Attribute欄的下拉式菜單是同步的如果你在Object欄的下拉式菜單里選定一個對象那么Attribute欄的下拉式菜單中只顯示可以施加于該對象的屬性反之亦然Object Filter 說明屬性

12、施加對象的類型你可以用這一欄篩選和選擇對象Object 說明施加屬性的對象名Attribute 說明施加的屬性Value 說明所施加屬性的值Val Type 說明屬性值的正確類型Description 包含關(guān)于該屬性的一個簡短描述其他與前一樣或類似9. Other這一欄是為了讓高級用戶輸入新近支持的約束文件命令這些命令優(yōu)化和時間分析并不支持的但是他們會被作為約束傳遞給布局布線工具4 設(shè)置綜合優(yōu)化參數(shù)1器件選型可以設(shè)置最大扇出系數(shù)缺省是500根據(jù)該工程所屬模塊是否和片外有信號聯(lián)系選中或者不選中Disable I/O insert 如果選中則告訴synplify不要為輸入輸出信號加buf 缺省不選

13、中設(shè)計采用流水2 優(yōu)化參數(shù)選項在綜合過程中啟動有限狀態(tài)機編譯器對設(shè)計中的狀態(tài)機進行優(yōu)化選中Resource Sharing 選項則啟動資源共享可以用synplify內(nèi)置的狀態(tài)機瀏覽器觀察狀態(tài)機的各種屬性啟動流水Pipelining將較大的組合邏輯用存放器分割成假設(shè)干較小的邏輯，減少從輸入到輸出的時延自動優(yōu)化乘法器，ROM等構(gòu)造，提高工作頻率Retiming在不改變邏輯功能的前提下，自動用存放器分割組合邏輯，在組合電路中插入平衡時延，提高芯片工作頻率本質(zhì)是存放器在宏觀上的移動，不影響整體的存放器級數(shù)Retiming的功能比Pipelining更強大，選定了Retiming就一定會自動選上Pipe

14、lining時序優(yōu)化工具Retiming和Pipelining3綜合約束文件選項4綜合結(jié)果存儲必須選中此項5時序報告選項6語言參數(shù)選項Synplify把最后編譯的module作為頂層設(shè)計故把你所要的頂層設(shè)計文件用左鍵拖拉到源文件菜單的末尾處或者點擊Impl Options按鈕在verilog 屬性頁中設(shè)置頂層模塊的名稱5 點擊run 進展綜合6 分析綜合結(jié)果HDL Analyst是synplify提供給設(shè)計者查看結(jié)果提高設(shè)計速度特性和優(yōu)化面積的強有力的層次構(gòu)造可視化圖形工具。HDL Analyst包含兩個原理圖視窗RTL視窗RTL View 和目標技術(shù)視窗Technology ViewRTL視

15、窗顯示的是高層的與目標技術(shù)無關(guān)的原理圖是對編譯結(jié)果的可視化顯示。Technology View目標技術(shù)視窗提供的是相對低層的、特定廠家器件實現(xiàn)的原理圖，是對映射結(jié)果的可視化顯示，它顯示的根本元是與特定廠家器件技術(shù)有關(guān)的，諸如查找表、級聯(lián)和進位鏈、多路器、觸發(fā)器等等。在設(shè)計者把他的設(shè)計映射到一個器件后HDL Analyst自動生成層次化的RTL級和根本門級網(wǎng)表用HDL Analyst 翻開你的設(shè)計后你就可以在你的源代碼與你的邏輯圖之間進展穿插索引cross_probe 了你可以查看源代碼中一段代碼編譯或映射后產(chǎn)生的結(jié)果是否和預(yù)期相符也可以查看圖中關(guān)鍵路徑對應(yīng)的是那一段源代碼以做修改正確理解關(guān)鍵路徑上的時間延遲顯示信息如 out0 (dfm7a), delay : 12.9 ns, slack:-10.5ns 表示路徑延遲累積到此存放器dfm7a 對