存儲(chǔ)器的分類和主要性能指標(biāo)微機(jī)原理

1、存儲(chǔ)器的分類和主要性能指標(biāo)微機(jī)原理第1頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院2 作用:保存正在執(zhí)行的程序和數(shù)據(jù); 掩膜型ROM 主存儲(chǔ)器 可一次編程PROM (內(nèi)存) ROM 紫外線擦除的 EPROM 電可擦除的EEPROM微型計(jì)算機(jī) 元件: 快擦型Flash MEM的存儲(chǔ)器由 靜態(tài)RAM RAM 動(dòng)態(tài)RAM 作用：保存主存的副本或暫時(shí)不執(zhí)行的 輔助存儲(chǔ)器 程序和數(shù)據(jù)； （外存） 軟/硬磁盤 介質(zhì)： 光盤 磁帶等第2頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院3（2）按存儲(chǔ)介質(zhì)劃分 磁芯存儲(chǔ)器半導(dǎo)體存儲(chǔ)器磁泡存儲(chǔ)器磁表面

2、存儲(chǔ)器激光存儲(chǔ)器等本章主要講授半導(dǎo)體存儲(chǔ)器。 在微型計(jì)算機(jī)中，半導(dǎo)體存儲(chǔ)器主要作為內(nèi)存儲(chǔ)器使用。第3頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院4半導(dǎo)體存儲(chǔ)器的分類： 按工作方式分 按制造工藝分 按存儲(chǔ)機(jī)理分 雙極型RAM 隨機(jī)存取存儲(chǔ)器 靜態(tài)讀寫存儲(chǔ)器(SRAM) （RAM） 金屬氧化物型 （MOS）RAM 動(dòng)態(tài)讀寫存儲(chǔ)器（DRAM） ROM PROM 只讀存儲(chǔ)器 EPROM （R0M） E2PROM 閃速E2PROM（FLASH）第4頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院52、內(nèi)存儲(chǔ)器的主要性能指標(biāo)內(nèi)存儲(chǔ)容量 表示一

3、個(gè)計(jì)算機(jī)系統(tǒng)內(nèi)存儲(chǔ)器存儲(chǔ)數(shù)據(jù)多少的指標(biāo)。 存儲(chǔ)容量=字?jǐn)?shù) 字長(zhǎng)注意：以字節(jié)為單位。內(nèi)存容量與內(nèi)存空間的區(qū)別內(nèi)存容量：若某微機(jī)配置2條128MB的SDRAM內(nèi)存條， 則其內(nèi)存容量為256MB。內(nèi)存空間：又稱為存儲(chǔ)空間、尋址范圍，是指微機(jī)的尋址 能力，與CPU被使用的地址總線寬度有關(guān) 。第5頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院6芯片容量 是指一片存儲(chǔ)器芯片所具有的存儲(chǔ)容量。例如： SRAM芯片6264的容量為8K8bit，即它有8K個(gè)單元，每個(gè)單元存儲(chǔ)8位（一個(gè)字節(jié)）二進(jìn)制數(shù)據(jù)。 DRAM芯片NMC4l256的容量為256Klbit，即它有256K個(gè)單元，

4、每個(gè)單元存儲(chǔ)1位二進(jìn)制數(shù)據(jù)。最大存取時(shí)間 內(nèi)存儲(chǔ)器從接收尋找存儲(chǔ)單元的地址碼開始，到它取出或存入數(shù)碼為止所需要的最長(zhǎng)時(shí)間。第6頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院7功耗 包括“維持功耗”和“操作功耗”兩種?？煽啃?一般指存儲(chǔ)器對(duì)電磁場(chǎng)及溫度等變化的抗干擾能力。通常用“平均無故障時(shí)間”來表示。 目前所用的半導(dǎo)體存儲(chǔ)器芯片的平均故障間隔時(shí)間（MTBF）約為5l06l108小時(shí)左右。 第7頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院8集成度 每片存儲(chǔ)器芯片上集成的基本存儲(chǔ)單元的個(gè)數(shù)。 常用存儲(chǔ)器芯片有： 1K位/片， 如：I

5、ntel 2115A (1K1);16K位/片，如：MCM2167H35L(16K1);64K位/片，如： MCM62L67-35L(64K1);256K位/片，如： MCM6205NJ17(32K8);第8頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院96.2 半導(dǎo)體存儲(chǔ)器件只讀存儲(chǔ)器（ROM） ROM具有掉電后信息不會(huì)丟失的特點(diǎn)，一般用于存放固定的程序和數(shù)據(jù)等。如監(jiān)控程序、BIOS程序、字庫等。 ROM的結(jié)構(gòu)和特點(diǎn) 第9頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院10 薄柵氧化層的管子為正常開啟 厚柵氧化層的管子為高開啟 R

6、OM的分類 按生產(chǎn)工藝和工作特性分為：掩膜編程的ROM（Mask Programmed ROM）例如：采用“并聯(lián)單元陣列”的掩膜ROM第10頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院11可編程只讀存儲(chǔ)器（Programmable ROM） 有“熔斷絲型”和“PN結(jié)擊穿型”兩種。用戶可以對(duì)其一次性編程，重復(fù)讀出。 熔斷絲型PROM是以熔絲的接通或斷開來表示存儲(chǔ)信息是“1/0”。例如： 熔斷絲型84ROM第11頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院12可擦可編程只讀存儲(chǔ)器（EPROM）EPROM 2732 4K8EPROM

7、 27C020 256K8第12頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院13可電擦除只讀存儲(chǔ)器（E2PROM） E2PROM 有多種電路結(jié)構(gòu)。右圖為Flotox結(jié)構(gòu)的E2PROM結(jié)構(gòu)剖面圖。 厚度200埃，在場(chǎng)強(qiáng)107V/cm時(shí)，下漏與浮柵之間可以進(jìn)行雙向電子運(yùn)動(dòng)，實(shí)現(xiàn)對(duì)單元的擦和寫。例如：Intel 2816 E2PROM 容量為 2K8Flotox E2PROM的單元電路第13頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院14快擦除讀寫存儲(chǔ)器（Flash Memory) 寫入速度類似于RAM，掉電后內(nèi)容又不丟失的一種新型

8、EPROM。Intel 公司的Flash Memory： 28F001BX (1Mb); 28F200BX (2Mb); 28F400BX (4Mb); 28F008SA (8Mb);Flash Memory的主要應(yīng)用：作為代碼存儲(chǔ)器；作為固態(tài)大容量存儲(chǔ)器；用作固態(tài)盤。第14頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院15 隨機(jī)存取存儲(chǔ)器RAM RAM主要用來存放當(dāng)前運(yùn)行的程序、各種輸入/輸出數(shù)據(jù)、中間運(yùn)算結(jié)果及堆棧等，其內(nèi)容可隨時(shí)讀出、寫入或修改，掉電后內(nèi)容會(huì)全部丟失。 SRAM的基本結(jié)構(gòu)第15頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電

9、子信息工程學(xué)院16實(shí)用靜態(tài)存儲(chǔ)器芯片舉例 6264芯片是8K8bit的CMOS SRAM靜態(tài)存儲(chǔ)器。 6264存儲(chǔ)芯片的引線及其功能第16頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院17 SRAM 6264操作時(shí)序圖 寫操作時(shí)序圖 讀操作時(shí)序圖 第17頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院186264在8088系統(tǒng)中的應(yīng)用6264的全地址譯碼連接圖 用138譯碼器實(shí)現(xiàn)全地址譯碼連接 第18頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院196264芯片在上述系統(tǒng)中的地址范圍： A19A18A

10、17A16A15A14A13A12A11A0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1所以該6264芯片的地址范圍為3E000H3FFFFH 第19頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院206.3 SRAM、ROM與CPU的連接方法要解決的技術(shù)問題 SRAM、ROM的速度要滿足CPU的讀/寫要求； SRAM、ROM的字?jǐn)?shù)和字長(zhǎng)要與系統(tǒng)要求一致； 所構(gòu)成的系統(tǒng)存儲(chǔ)器要滿足CPU自啟動(dòng)和正常運(yùn)行條件。存儲(chǔ)器擴(kuò)展技術(shù) 當(dāng)單個(gè)存儲(chǔ)器芯片不能滿足系統(tǒng)字長(zhǎng)或存儲(chǔ)單元個(gè)數(shù)的要求時(shí)，用多個(gè)存儲(chǔ)芯片的組合來滿足系統(tǒng)存儲(chǔ)容量的需求。這種

11、組合就稱為存儲(chǔ)器的擴(kuò)展。 存儲(chǔ)器擴(kuò)展的幾種方式：位擴(kuò)展 當(dāng)單個(gè)存儲(chǔ)芯片的字長(zhǎng)（位數(shù)）不能滿足要求時(shí)，就需要進(jìn)行位擴(kuò)展。第20頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院21位擴(kuò)展方法： 將每個(gè)存儲(chǔ)芯片的地址線、控制線 “同名”并連在一起，數(shù)據(jù)線分別連接至系統(tǒng)數(shù)據(jù)總線的不同位上。例如：用4K4位的SRAM芯片構(gòu)成4K8位的存儲(chǔ)器。第21頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院22字?jǐn)U展 當(dāng)單片存儲(chǔ)器的字長(zhǎng)滿足要求，而存儲(chǔ)單元的個(gè)數(shù)不能夠時(shí)，就需要進(jìn)行字?jǐn)U展。字?jǐn)U展方法： 將每個(gè)芯片的地址線、數(shù)據(jù)線和讀/寫控制線等按信號(hào)名稱并

12、連在一起，只將選片端分別引到地址譯碼器的不同輸出端，即用片選信號(hào)來區(qū)別各個(gè)芯片的地址。 第22頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院23例如： 用兩片64K8位的SRAM芯片構(gòu)成容量為128KB的存儲(chǔ)器。兩片芯片的地址范圍：20000H2FFFFH和30000H3FFFFH。第23頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院24字位擴(kuò)展 在構(gòu)成一個(gè)實(shí)際的存儲(chǔ)器時(shí)，往往需要同時(shí)進(jìn)行位擴(kuò)展和字?jǐn)U展才能滿足存儲(chǔ)容量的需求。 設(shè)系統(tǒng)存儲(chǔ)器容量為：MN位 使用的存儲(chǔ)器芯片容量為：LK位 （LM, KN） 則需要存儲(chǔ)器數(shù)量為：(ML

13、)(NK) 片第24頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院25例如： 用Intel 2164構(gòu)成容量為128KB的內(nèi)存。解：求所需存儲(chǔ)器芯片數(shù)量 2164是64K1位的芯片所需的芯片數(shù)為（128/64）（8/1）=16 （片） 地址線的分配尋址（217=128K）個(gè)內(nèi)存單元至少需要17位地址信號(hào)線。其中，尋址2164內(nèi)部（216=64K）需要16位地址信號(hào)（分為行和列），余下的1根地址線用于區(qū)分兩個(gè)64KB的存儲(chǔ)模塊。第25頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院26畫出邏輯電路圖（控制線未畫）芯片地址范圍：0000

14、0H-0FFFFH和10000H-1FFFFH第26頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院27片選信號(hào)的產(chǎn)生方法 產(chǎn)生片選信號(hào)的方法很多，歸納起來有三種： （設(shè)該存儲(chǔ)器工作在8088CPU系統(tǒng)中）線選法 用剩余的高位地址線作為片選信號(hào)。 上例中芯片使用地址線A0A15，則A16A19為剩余的高位地址線，都可以作為片選信號(hào)。 優(yōu)點(diǎn)：線路簡(jiǎn)單，成本低； 缺點(diǎn)：芯片組地址不連續(xù)，容易產(chǎn)生總線沖突。第27頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院28全譯碼法 用剩余的所有高位地址線經(jīng)譯碼器產(chǎn)生各存儲(chǔ)器芯片的片選信號(hào)，使每一個(gè)存

15、儲(chǔ)器單元在整個(gè)內(nèi)存空間中具有唯一的一個(gè)地址。 在上例中，可用高位地址線A16A19，經(jīng)譯碼器產(chǎn)生24個(gè)譯碼輸出，從中選擇Y0-Y1作為片選信號(hào)。優(yōu)點(diǎn)： 每個(gè)存儲(chǔ)單元地址是唯一的，芯片組地址連續(xù)，不會(huì)產(chǎn)生總線沖突；缺點(diǎn)： 譯碼電路太復(fù)雜，成本高。第28頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院29部分地址譯碼法 僅用剩余高位地址線的一部分（而不是全部）譯碼產(chǎn)生片選信號(hào)。 在上例中，僅用A16經(jīng)譯碼器產(chǎn)生Y0-Y1作為片選信號(hào)。優(yōu)點(diǎn)： 譯碼電路簡(jiǎn)單，且可使芯片組地址連續(xù)，也不會(huì)產(chǎn)生總線沖突；缺點(diǎn)： 每個(gè)存儲(chǔ)單元有多個(gè)重疊地址，但不影響 正常操作。第29頁，共76

16、頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院30應(yīng)用舉例 8位存儲(chǔ)器接口 （用于8088、80188的8位數(shù)據(jù)總線）例1：用UVEPROM 2764和SRAM 6264組成8088的內(nèi)存儲(chǔ)器， 要求形成16KB ROM和16KB RAM。解：分析 UVEPROM 2764和SRAM 6264 都是8K8的存儲(chǔ)器； 而系統(tǒng)存儲(chǔ)器都是16KB=16K8。 ROM和RAM都只需要進(jìn)行字?jǐn)?shù)擴(kuò)展，各需要 16K/8K8/8=2 （片） 系統(tǒng)存儲(chǔ)器需要地址線： log232K=15 (根) 存儲(chǔ)器芯片需要地址線： log28K=13 (根) 用15-13=2根高位地址線譯碼產(chǎn)生片選

17、信號(hào)線。第30頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院31地址分配 要考慮CPU自啟動(dòng)條件，在8088系統(tǒng)中存儲(chǔ)器操作時(shí)IO/M=0，ROM要包含0FFFF0H單元，正常運(yùn)行時(shí)要用到中斷向量區(qū)0000:0000-0000:003FFH，所以RAM要包含這個(gè)區(qū)域。A19 A18 A17 A16 A15 A14 A13 A12 A11 A0 芯片地址 芯片號(hào) 0 0 0 0 0 00000H SRAM 1# 0 0 1 1 1 01FFFH SRAM 1# 0 1 0 0 0 02000H SRAM 2# 0 1 1 1 1 03FFFH SRAM 2# 1

18、0 0 0 0 0FC000H ROM 1# 1 0 1 1 1 0FDFFFH ROM 1# 1 1 0 0 0 0FE000H ROM 2# 1 1 1 1 1 0FFFFFH ROM 2#第31頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院32 畫出邏輯電路圖第32頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院33例2：分析P245 圖6.12電路，寫出各存儲(chǔ)器芯片的地址范圍第33頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院34按圖寫出譯碼器和各存儲(chǔ)器芯片地址分配 G2B G2A C B A

19、 存儲(chǔ)芯片A19 A18 A17 A16 A15A14 A13 A12 A11 A10A0 芯片地址 芯片號(hào)0 0 0 0 00 0 0 0 0 0 00000H ROM00 0 0 0 00 0 0 0 1 1 007FFH ROM00 0 0 0 00 0 0 1 0 0 00800H ROM10 0 0 0 00 0 0 1 1 1 00FFFH ROM10 0 0 0 00 0 1 0 0 0 01000H ROM20 0 0 0 00 0 1 0 1 1 017FFH ROM20 0 0 0 00 0 1 1 0 0 01800H ROM30 0 0 0 00 0 1 1 1 1 0

20、1FFFH ROM30 0 0 0 00 1 0 0 0 0 02000H RAM00 0 0 0 00 1 0 0 1 1 027FFH RAM00 0 0 0 00 1 1 1 0 0 03800H RAM30 0 0 0 00 1 1 1 1 1 03FFFH RAM3第34頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院35結(jié)論 該存儲(chǔ)器電路不滿足8088 CPU自啟動(dòng)條件，若取消A14-A19的控制，還必須將RAM和ROM的片選線對(duì)調(diào)。 16位存儲(chǔ)器接口（用于8086,80186,80286,80386SX 16位總線）8086的存儲(chǔ)器結(jié)構(gòu)第35頁，共7

21、6頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院36 應(yīng)用舉例 P247 例6.3 在8086系統(tǒng)中，存儲(chǔ)器操作時(shí)M/IO=1，按要求確定各芯片地址： 片選 芯片 片選 A19 A18 A17 A16 A15 A14 A13 A12A9 A8A5 A4A1 A0 BHEF8000H 1 1 1 1 1 0 0 0 0 0 0 00 0 1FBFFFH 1 1 1 1 1 0 1 1 1 1 1 11 1 0FC000H 1 1 1 1 1 1 0 0 0 0 0 00 0 1FFFFFH 1 1 1 1 1 1 1 1 1 1 1 11 1 0第36頁，共76頁，2022

22、年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院37 教材中這里有錯(cuò)第37頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院38 32位存儲(chǔ)器接口 （用于80386DX、80486 32位總線） 在80386DX和80486系統(tǒng)中，用BE3、BE2、BE1和BE0選擇4個(gè)存儲(chǔ)器體。如下圖所示：第38頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院3980386DX和80486系統(tǒng)中的存儲(chǔ)器寫信號(hào)第39頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院40P250 圖6.17與80486接口的256KB

23、 SRAM存儲(chǔ)器系統(tǒng)第40頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院41 64位存儲(chǔ)器接口 （用于Pentium系列 64位總線） Pentium系列微處理器（除P24T外）均采用64位數(shù)據(jù)總線，存儲(chǔ)器分為8個(gè)存儲(chǔ)器體，用BE7-BE0進(jìn)行選擇。如下圖所示：第41頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院42Pentium系列微處理器的寫選通電路第42頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院43P253 圖6.20 64位存儲(chǔ)器接口電路第43頁，共76頁，2022年，5月20日，0點(diǎn)4

24、分，星期三西南大學(xué)電子信息工程學(xué)院446.4 動(dòng)態(tài)隨機(jī)讀寫存儲(chǔ)器（DRAM） 在DRAM中，信息以電荷形式存儲(chǔ)在電容器上，需要不斷“刷新”才能保持信息不丟失。 DRAM的集成度高、容量大、價(jià)格低，但速度較慢。常用作微機(jī)的內(nèi)存儲(chǔ)器。單管DRAM基本存儲(chǔ)電路第44頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院45DRAM的工作過程以2164A為例，2164是64K1bit的DRAM存儲(chǔ)器。 數(shù)據(jù)讀出時(shí)序圖 數(shù)據(jù)寫入時(shí)序圖 2164A引腳圖DRAM刷新時(shí)序圖 第45頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院46DRAM在系統(tǒng)中的連接

25、 在微型機(jī)系統(tǒng)中，DRAM芯片的連接既要能夠正確讀寫，又要能在規(guī)定的時(shí)間里對(duì)它進(jìn)行刷新。因此，DRAM的連接和控制電路要比SRAM復(fù)雜得多。 第46頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院47PC133 SDRAMPC150 SDRAM72線EDO DRAM DDR SDRAM內(nèi)存條簡(jiǎn)介 內(nèi)存條的種類 FPM DRAM（快頁式DRAM） EDO DRAM（擴(kuò)展數(shù)據(jù)輸出DRAM） SDRAM（同步DRAM） DDR SDRAM（雙速同步DRAM） RDRAM主要技術(shù)指標(biāo)速度數(shù)據(jù)寬度的帶寬內(nèi)存條的“線”內(nèi)存容量?jī)?nèi)存的電壓內(nèi)存時(shí)鐘周期CAS等待時(shí)間第47頁，共7

26、6頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院48例如：金幫公司PC-133內(nèi)存條的技術(shù)指標(biāo)存儲(chǔ)容量：128MBCAS周期；2或3刷新周期： 4KB/64ms,自動(dòng)刷新突發(fā)長(zhǎng)度：1，2，4，8，全頁制造工藝：0.2um,6層印制板 （Intel JEDEC標(biāo)準(zhǔn)）電源電壓：?jiǎn)?.30.3V接口電平：LVTTL第48頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院49 DRAM控制器 完成多路復(fù)用地址和產(chǎn)生控制信號(hào)。例如：Intel 82C08 最多可控制2個(gè)存儲(chǔ)體； 共256K16位 DRAM。 第49頁，共76頁，2022年，5月20日，0

27、點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院50用82C08 DRAM控制器組成的1MB存儲(chǔ)器系統(tǒng)第50頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院51引入Cache的原因 原來的計(jì)算機(jī)，CPU直接與主存交換數(shù)據(jù)。主存的存取速度越來越跟不上CPU的處理速度。 6.5 高速緩沖存儲(chǔ)器Cache程序執(zhí)行的局部性原則：在一段很短的時(shí)間內(nèi)，被執(zhí)行的程序代碼和使用的數(shù)據(jù)，集中在很小的地址范圍內(nèi)。 根據(jù)局部性原則，把正在執(zhí)行或?qū)⒁獔?zhí)行的程序代碼和數(shù)據(jù)提前調(diào)入高速緩沖存儲(chǔ)器中，而將暫時(shí)不執(zhí)行的程序代碼和數(shù)據(jù)保存在內(nèi)存中，需要時(shí)再按相應(yīng)的算法進(jìn)行調(diào)度，以提高運(yùn)行速度。第51頁，共7

28、6頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院52于是，現(xiàn)在的計(jì)算機(jī)，在CPU和主存之間加了適量高速緩沖存儲(chǔ)器(cache)，它能高速地向CPU提供指令和數(shù)據(jù)，加快了程序的執(zhí)行速度。解決了CPU和主存之間速度不匹配的問題。CPU片內(nèi)cacheCPU片外cache第52頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院53 Cache的組成和結(jié)構(gòu) Cache的組成第53頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院54 Cache的結(jié)構(gòu)旁視cache通視cacheCache和主存并接在系統(tǒng)總線上，同時(shí)監(jiān)視CPU的

29、一個(gè)總線周期。Cache 位于CPU和主存之間，CPU讀主存周期受cache的監(jiān)視。第54頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院55 Cache的基本原理 CPU與Cache之間以字為單位交換數(shù)據(jù)，而Cache與主存之間以塊為單位交換數(shù)據(jù)。設(shè)主存有2n個(gè)單元，分成M=2n/B塊，每塊B有2b字節(jié)； Cache有2s個(gè)單元，分為C=2s/B塊，每塊B也為2b字節(jié)。當(dāng)CPU讀取主存中一個(gè)字時(shí)，便發(fā)出此字的內(nèi)存地址到cache和主存。此時(shí)，cache控制邏輯依據(jù)地址判斷此字當(dāng)前是否在 cache中。若在，此字立即傳送給CPU；否則用主存讀周期把此字從主存讀到C

30、PU，并同時(shí)把含有該字的整個(gè)數(shù)據(jù)塊從主存讀到cache中，以備用。第55頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院56例如:某計(jì)算機(jī)Cache的邏輯結(jié)構(gòu)頁面地址 DATA1 DATA2 Cache 共有256字，每字有40位，存一個(gè)“地址數(shù)據(jù)對(duì)”64K內(nèi)存分為128頁，每頁有512個(gè)地址單元，每個(gè)單元存一個(gè)16位二進(jìn)制數(shù)。頁面地址 單元地址 0 DATA2選擇位 1 DATA1Cache中存儲(chǔ)的數(shù)據(jù)：2256=512與內(nèi)存的一頁相同：1512=512第56頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院57cache的命中率命中

31、率是指CPU要訪問的信息在cache中的比率。設(shè)：在一個(gè)程序執(zhí)行期間，Nc表示cache完成存取的總次數(shù)，Nm表示主存完成存取的總次數(shù)，則命中率定義為： 若cache的訪問時(shí)間為tc，主存訪問時(shí)間為tm，1-h表示未命中率，則cache主存系統(tǒng)的平均訪問時(shí)間ta為：ta=htc+(1-h)(tc+tm）當(dāng)h=1時(shí)，ta等于cache的訪問時(shí)間，當(dāng)h=0時(shí)，ta等于cache與主存的訪問時(shí)間之和。因此，增加cache的目的，是使cache的命中率接近于1，使cache主存系統(tǒng)的平均訪問時(shí)間盡可能接近c(diǎn)ache的訪問時(shí)間。由于程序訪問的局部性 ，這是可能的。 Nc h = Nc+Nm第57頁，共7

32、6頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院58設(shè)r = tm/tc表示主存慢于cache的倍率,e表示訪問效率，則有由上式可知，為了提高訪問效率，命中率h應(yīng)接近于1。r值以510為宜，不宜太大。命中率h與程序的行為、cache的容量、組織方式、塊的大小有關(guān)。 tc tc 1 e = = = ta htc+(1-h)(tm+tc) r (1-h)+1第58頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院59例如: CPU執(zhí)行一段程序：完成cache存取的次數(shù)為Nc 1900次；完成主存存取的次數(shù)為Nm100次；已知：cache存取周期為t

33、c50ns；主存存取周期為tm250ns。求：cache/主存系統(tǒng)的效率和平均訪問時(shí)間。解：h=Nc/(Nc+Nm)=1900/(1900+100)=0.95r = tm/tc=250ns/50ns=5e=1/(r (1-h)+1)=1/(5 (1-0.95) + 1)=0.8ta=tc/e=50ns/0.8=62.5ns第59頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院60 主存與cache的地址映射 常用的址映射方式有三種 ：全相聯(lián)映射方式將主存中一個(gè)塊的地址與塊的內(nèi)容一起存于cache的行中?？墒怪鞔娴囊粋€(gè)塊直接拷貝到cache中任意一行上，非常靈活。設(shè)

34、：cache的數(shù)據(jù)塊大小稱為行Li, i=0,1,2m-1,共有m=2r；主存的數(shù)據(jù)塊大小稱為塊Bj, j=0,1,2n-1,共有n=2s ；行與塊等長(zhǎng)，均由k=2w個(gè)連續(xù)的字組成。28=256塊第60頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院61全相聯(lián)映射的檢索過程： 由CPU訪內(nèi)存指令指定一個(gè)內(nèi)存地址，它由塊號(hào)( s )和字( w )組成；將指令中的s與cache中所有行的標(biāo)記同時(shí)進(jìn)行比較；如果s被命中，就在cache中按w讀取一個(gè)字。如果s未命中，則按內(nèi)存地址讀取該字，并同時(shí)把內(nèi)存塊讀入Cache行中。第61頁，共76頁，2022年，5月20日，0點(diǎn)4

35、分，星期三西南大學(xué)電子信息工程學(xué)院62全相聯(lián)cache應(yīng)用舉例第62頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院63全相聯(lián)映射的主要缺點(diǎn)是比較器電路難于設(shè)計(jì)和實(shí)現(xiàn),因此只適合于小容量cache采用。直接映射方式一個(gè)主存塊只能拷貝到cache的一個(gè)特定行位置上去。設(shè)：cache的行號(hào)為i；主存的塊號(hào)為j。則有：i=j mod mm為cache的總行數(shù)。 例如：設(shè)m=8,主存有256塊。則：允許存于L0行的主存塊有B0,B8,B16B248;允許存于L1行的主存塊有B1,B9,B17B249;第63頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子

36、信息工程學(xué)院64直接映射方式的檢索過程： 由CPU訪內(nèi)存指令指定一個(gè)內(nèi)存地址，它由tag(s-r)，行號(hào)(r)和字(w)組成；先用地址中的r找到cache中的此行；后用地址中的s-r 位與此行的標(biāo)記進(jìn)行比較；若命中，則用地址中的w位在cache中讀取所需的字。若未命中，則從內(nèi)存中讀取該塊。第64頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院65直接映像cache舉例第65頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院66直接映射方式的主要優(yōu)缺點(diǎn)：優(yōu)點(diǎn)：硬件簡(jiǎn)單，成本低。缺點(diǎn)：不靈活，每個(gè)主存塊只有一個(gè)固定的行位置可存放,容易產(chǎn)生沖

37、突；Cache利用率不高。因此適合大容量cache采用。 組相聯(lián)映射方式是前兩種映射方式的折衷。它將cache分成u組，每組v行，主存塊存放到哪個(gè)組是固定的，至于存到該組哪 一行是靈活的，即有如下函數(shù)關(guān)系： muv 組號(hào)q j mod u 第66頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院67組相聯(lián)映射方式的檢索過程：由CPU訪內(nèi)存指令指定一個(gè)內(nèi)存地址，它由tag( s-d )、組號(hào)( d )和字( w )組成。先用d在cache中找到相應(yīng)組；再用 s-d 位與該組中所有行標(biāo)記同時(shí)進(jìn)行比較;如果有一行的標(biāo)記與之相符，則命中此行，再用w 讀取相應(yīng)的字。如果任意行

38、的標(biāo)記不相符，則cache未命中，從內(nèi)存讀取數(shù)據(jù)。第67頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院68例如：設(shè)u=4組,v=2行，m=uv=8,主存容量為256塊則：組號(hào)q j mod u 分別為S0組：B0,B4,B8,B252;S1組：B1,B5,B9,B253;S2組：B2,B6,B10,B254;S3組：B3,B7,B11,B255.組相聯(lián)映射方式的優(yōu)點(diǎn)：每組行數(shù)v一般取值較小，這種規(guī)模的v路比較器容易設(shè)計(jì)和實(shí)現(xiàn)。而塊在組中的排放又有一定的靈活性,可減少?zèng)_突。第68頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院69例如:80486 CPU內(nèi)部的8KB高速緩沖器結(jié)構(gòu) 采用4路組相連結(jié)構(gòu):每路2KB,128集,每集對(duì)應(yīng)416字節(jié)高速緩沖器行。第69頁，共76頁，2022年，5月20日，0點(diǎn)4分，星期三西南大學(xué)電子信息工程學(xué)院70 替換策略 當(dāng)cache已被占滿，又要將新的主存字塊調(diào)入時(shí)，如何替換cache存儲(chǔ)器中的內(nèi)容？ 對(duì)直接映射的cache只要把此特定位置上的原主存塊換出cache即可。 對(duì)全相聯(lián)和組相聯(lián)cache 要從允許存放新主存塊的若干特定行中選取一行換出。硬件實(shí)現(xiàn)的常用替換算法有三種：最不經(jīng)常使用(LFU)算法 將一段時(shí)間內(nèi)被訪問次數(shù)最少的那行數(shù)據(jù)換出。每行設(shè)置一個(gè)計(jì)數(shù)器。從0開始計(jì)數(shù)，每