集成邏輯門電路

1、集成邏輯門電路第1頁，共68頁，2022年，5月20日，1點45分，星期四一.按采用的半導體器件分類：1.按采用的半導體器件分I2L電路：集成注入邏輯門CMOS電路NMOS電路PMOS電路ECL電路：射極耦合邏輯門HTL電路TTL電路：晶體管晶體管邏輯門MOS型集成電路雙極型集成電路12.1 數字集成電路的分類第2頁，共68頁，2022年，5月20日，1點45分，星期四二.按集成度（單個芯片所含門的個數）區(qū)分：1.小規(guī)模集成電路SSI （Small Scale Integration，100門以下/片）2.中規(guī)模集成電路MSI （Medium Scale Integration，100999門

2、/片）3.大規(guī)模集成電路LSI （Large Scale Integration，100099999門/片）4.超大規(guī)模集成電路VLSI（ery Large Scale Integration, 10萬門以上/片)第3頁，共68頁，2022年，5月20日，1點45分，星期四三.按數字系統(tǒng)設計方法分類:1.通用型中規(guī)模（MSI），小規(guī)模（SSI）集成邏輯件。2.由軟件組態(tài)的大規(guī)模（LSI ），超大規(guī)模（VLSI）集成 邏輯器件，如微處理器、單片機、通用和專用數字信號處理器等。3.專用集成電路（ASIC）全定制半定制PLDPROMPLAPALGALCPLDFPGA第4頁，共68頁，2022年，5月

3、20日，1點45分，星期四12.2 半導體器件的開關特性 二極管的開關特性 三極管的開關特性 第5頁，共68頁，2022年，5月20日，1點45分，星期四12.2 半導體器件的開關特性 數字電路中的晶體二極管、三極管和MOS管工作在開關狀態(tài)。導通狀態(tài)：相當于開關閉合截止狀態(tài)：相當于開關斷開。邏輯變量兩狀態(tài)開關： 在邏輯代數中邏輯變量有兩種取值：0和1；電子開關有兩種狀態(tài)：閉合、斷開。半導體二極管、三極管和MOS管，則是構成這種電子開關的基本開關元件。第6頁，共68頁，2022年，5月20日，1點45分，星期四 (1) 靜態(tài)特性： 斷開時，開關兩端的電壓不管多大，等效電阻ROFF = 無窮，電流

4、IOFF = 0。 閉合時，流過其中的電流不管多大，等效電阻RON = 0，電壓UAK = 0。 (2) 動態(tài)特性：開通時間 ton = 0 關斷時間 toff = 0 理想開關的開關特性： 第7頁，共68頁，2022年，5月20日，1點45分，星期四客觀世界中，沒有理想開關。乒乓開關、繼電器、接觸器等的靜態(tài)特性十分接近理想開關，但動態(tài)特性很差，無法滿足數字電路一秒鐘開關幾百萬次乃至數千萬次的需要。半導體二極管、三極管和MOS管做為開關使用時，其靜態(tài)特性不如機械開關，但動態(tài)特性很好。第8頁，共68頁，2022年，5月20日，1點45分，星期四12.2.1 二極管的開關特性 1. 靜態(tài)特性及開關

5、等效電路正向導通時UD(ON)0.7V（硅） 0.3V（鍺）RD幾 幾十相當于開關閉合 圖2-1 二極管的伏安特性曲線二極管靜態(tài)特性是指二極管處于導通和截至兩種穩(wěn)定狀態(tài)下的特性。第9頁，共68頁，2022年，5月20日，1點45分，星期四反向截止時反向飽和電流極小反向電阻很大（約幾百k）相當于開關斷開圖2-1 二極管的伏安特性曲線第10頁，共68頁，2022年，5月20日，1點45分，星期四圖2-2 二極管的開關等效電路(a) 導通時 (b) 截止時圖2-1 二極管的伏安特性曲線開啟電壓理想化伏安特性曲線第11頁，共68頁，2022年，5月20日，1點45分，星期四2. 動態(tài)特性： 動態(tài)特性是

6、指二極管在導通與截至兩種狀態(tài)轉換過程中的特性，它表現為完成兩種狀態(tài)之間的轉換需要一定的時間。開通時間：從反向截止變?yōu)檎驅ㄋ枰臅r間。反向恢復時間tre：二極管從正向導通到反向截止所需的時間。 一般反向恢復時間比開通時間大得多。 tre一般為納秒數量級（通常tre 5ns ）。第12頁，共68頁，2022年，5月20日，1點45分，星期四12.2.2 三極管的開關特性 1. 靜態(tài)特性及開關等效電路在數字電路中，三極管作為開關元件，主要工作在飽和和截止兩種開關狀態(tài)，放大區(qū)只是極短暫的過渡狀態(tài)。圖2-3三極管的三種工作狀態(tài)（a）電路 （b）輸出特性曲線第13頁，共68頁，2022年，5月20日

7、，1點45分，星期四開關等效電路(1) 截止狀態(tài) 條件：發(fā)射結和集電結均反偏特點：電流約為0 第14頁，共68頁，2022年，5月20日，1點45分，星期四(2)飽和狀態(tài)條件：發(fā)射結正偏，集電結正偏特點：UBES=0.7V，UCES=0.3V/硅第15頁，共68頁，2022年，5月20日，1點45分，星期四圖2-4三極管開關等效電路(a) 截止時 (b) 飽和時第16頁，共68頁，2022年，5月20日，1點45分，星期四2. 三極管的開關時間（動態(tài)特性）圖2-5 三極管的開關時間 開啟時間ton 上升時間tr延遲時間td關閉時間toff下降時間tf存儲時間ts第17頁，共68頁，2022年，

8、5月20日，1點45分，星期四(1) 開啟時間ton 三極管從截止到飽和所需的時間。ton = td +tr td ：延遲時間 tr ：上升時間(2) 關閉時間toff 三極管從飽和到截止所需的時間。toff = ts +tf ts ：存儲時間（幾個參數中最長的；飽和越深越長）tf ：下降時間toff ton 。開關時間一般在納秒數量級。第18頁，共68頁，2022年，5月20日，1點45分，星期四門電路的概念： 實現基本和常用邏輯運算的電子電路，叫邏輯門電路。實現與運算的叫與門，實現或運算的叫或門，實現非運算的叫非門，也叫做反相器，等等。分立元件門電路和集成門電路: 分立元件門電路：用分立的

9、元件和導線連接起來構成的門電路。簡單、經濟、功耗低，負載差。 集成門電路：把構成門電路的元器件和連線都制作在一塊半導體芯片上，再封裝起來，便構成了集成門電路。現在使用最多的是CMOS和TTL集成門電路。12.3 邏輯門電路第19頁，共68頁，2022年，5月20日，1點45分，星期四12.3.1 二極管與門電路 1. 電路2. 工作原理A、B為輸入信號 （高電平+3V或低電平0V）F 為輸出信號 VCC+5V表2-1電路輸入與輸出電壓的關系ABF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V第20頁，共68頁，2022年，5月20日，1點45分，星期四用邏輯1表示高電平（此例

10、為+2.3V）用邏輯0表示低電平（此例為0.7V）ABF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V3. 邏輯賦值并規(guī)定高低電平4. 真值表ABF000010100111表2-2 二極管與門的真值表A、B全1，F才為1?？梢妼崿F了與邏輯第21頁，共68頁，2022年，5月20日，1點45分，星期四5. 邏輯符號6. 工作波形(又一種表示邏輯功能的方法）7. 邏輯表達式FA B圖2-6 二極管與門（a）電路 （b）邏輯符號 （c）工作波形第22頁，共68頁，2022年，5月20日，1點45分，星期四 12.3.2 二極管或門電路 1. 電路2. 工作原理電路輸入與輸出電壓的關

11、系ABF0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VA、B為輸入信號 （+3V或0V）F為輸出信號 第23頁，共68頁，2022年，5月20日，1點45分，星期四4. 真值表ABF0V0V0V0V3V2.3V3V0V2.3V3V3V2.3V可見實現了或邏輯3. 邏輯賦值并規(guī)定高低電平用邏輯1表示高電平（此例為+2.3V）用邏輯0表示低電平（此例為0V）ABF000011101111A、B有1，F就1。表2-2 二極管或門的真值表第24頁，共68頁，2022年，5月20日，1點45分，星期四圖2-7 二極管或門（a）電路 （b）邏輯符號 （c）工作波形5. 邏輯符號6. 工作波形

12、7. 邏輯表達式FA+ B第25頁，共68頁，2022年，5月20日，1點45分，星期四 12.3.3 關于高低電平的概念及狀態(tài)賦值 電位指絕對電壓的大??；電平指一定的電壓范圍。 高電平和低電平：在數字電路中分別表示兩段電壓范圍。 例：上面二極管與門電路中規(guī)定高電平為2.3V，低電平0.7V。 又如，TTL電路中，通常規(guī)定高電平的額定值為3V，但從2V到5V都算高電平；低電平的額定值為0.3V，但從0V到0.8V都算作低電平。1. 關于高低電平的概念 第26頁，共68頁，2022年，5月20日，1點45分，星期四2. 邏輯狀態(tài)賦值 在數字電路中，用邏輯0和邏輯1分別表示輸入、輸出高電平和低電平

13、的過程稱為邏輯賦值。 經過邏輯賦值之后可以得到邏輯電路的真值表，便于進行邏輯分析。第27頁，共68頁，2022年，5月20日，1點45分，星期四 12.3.4 非門（反相器） 圖2-8 非門(a) 電路 （b）邏輯符號1. 電路2. 工作原理A、B為輸入信號 （+3V或0V）F為輸出信號 AF0V+3V3V0.3V第28頁，共68頁，2022年，5月20日，1點45分，星期四3. 邏輯賦值并規(guī)定高低電平用邏輯1表示高電平（此例為+2.3V）用邏輯0表示低電平（此例為0.7V）4. 真值表AF0V+3V3V0VAF0110表2-4 三極管非門的真值表A與F相反可見實現了非邏輯Y=A第29頁，共6

14、8頁，2022年，5月20日，1點45分，星期四 12.3.5 關于正邏輯和負邏輯的概念 正邏輯體系：用1表示高電平，用0表示低電平。負邏輯體系：用1表示低電平，用0表示高電平。 1. 正負邏輯的規(guī)定 2. 正負邏輯的轉換對于同一個門電路，可以采用正邏輯，也可以采用負邏輯。 本書若無特殊說明，一律采用正邏輯體制。 同一個門電路，對正、負邏輯而言，其邏輯功能是不同的。第30頁，共68頁，2022年，5月20日，1點45分，星期四ABF0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V正與門相當于負或門二極管與門電路用正邏輯ABF000010100111正與門用負邏輯負或門ABF11

15、1101011000第31頁，共68頁，2022年，5月20日，1點45分，星期四12.3.6 TTL集成邏輯門電路輸入級由多發(fā)射極晶體管T1和基極電阻R1組成，它實現了輸入變量A、B、C的與運算輸出級：由T3、T4、T5和R4、R5組成其中T3、T4構成復合管，與T5組成推拉式輸出結構。具有較強的負載能力中間級由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個相位相反的電壓信號第32頁，共68頁，2022年，5月20日，1點45分，星期四1 TTL與非門工作原理 輸入端至少有一個接低電平0 .3V3 .6V3 .6V1V3 .6VT1管:A端發(fā)射結導通，Vb1 = VA +

16、Vbe1 = 1V，其它發(fā)射結均因反偏而截止. 5-0.7-0.7=3.6VVb1 =1V,所以T2、T5截止, VC2Vcc=5V, T3：飽和狀態(tài)。 T4：放大狀態(tài)。電路輸出高電平為：5V第33頁，共68頁，2022年，5月20日，1點45分，星期四 輸入端全為高電平3 .6V3 .6V2.1V0 .3VT1:Vb1= Vbc1+Vbe2+Vbe5 = 0.7V3 = 2.1V因此輸出為邏輯低電平VOL = 0.3V3 .6V發(fā)射結反偏而集電極正偏.處于倒置放大狀態(tài)T2：飽和狀態(tài)T3：Vc2 = Vces2 + Vbe51V，使T3導通，Ve3 = Vc2-Vbe3 = 1-0.70.3V

17、，使T4截止。T5：飽和狀態(tài)，1 TTL與非門工作原理第34頁，共68頁，2022年，5月20日，1點45分，星期四1 TTL與非門工作原理 輸入端全為高電平，輸出為低電平 輸入至少有一個為低電平時，輸出為高電平由此可見電路的輸出和輸入之間滿足與非邏輯關系T1：倒置放大狀態(tài)T2：飽和狀態(tài)T3：導通狀態(tài)T4：截止狀態(tài)T5：飽和狀態(tài)T2：截止狀態(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止狀態(tài)第35頁，共68頁，2022年，5月20日，1點45分，星期四2 主要外部特性參數TTL與非門的主要外部特性參數有輸出邏輯電平、開門電平、關門電平、扇入系數、扇出系數、平均傳輸時延和空載功耗等。(1) 輸出高電平

18、VOH ：輸出高電平VOH是指至少有一個輸入端接低電平時的輸出電平。VOH的典型值是3.6V。產品規(guī)范值為VOH2.4V。 (2) 輸出低電平VOL：輸出低電平VOL是指輸入全為高電平時的輸出電平。VOL的典型值是0.3V，產品規(guī)范值為VOL0.4V。 第36頁，共68頁，2022年，5月20日，1點45分，星期四(3) 開門電平VON ：開門電平VON是指在額定負載下，使輸出電平達到標準低電平VSL的輸入電平，即指確保與非門輸出為低電平時所允許的最小輸入高電平。它表示使與非門開通的最小輸入高電平。 VON的產品規(guī)范值為VON1.8V。開門電平的大小反映了高電平抗干擾能力，VON 愈小，在輸入

19、高電平時的抗干擾能力愈強。 (4) 關門電平VOFF ：關門電平VOFF是指輸出空載時，使輸出電平達到標準高電平的輸入電平，即指確保與非門輸出為高電平時所允許的最大輸入低電平。它表示使與非門關斷所允許的最大輸入低電平。 VOFF 的產品規(guī)范值VOFF0.8V。關門電平的大小反映了低電平抗干擾能力，VOFF越大，在輸入低電平時的抗干擾能力越強。第37頁，共68頁，2022年，5月20日，1點45分，星期四(5) 扇入系數Ni ：扇入系數Ni是指與非門允許的輸入端數目。一 般Ni為25，最多不超過8。當應用中要求輸入端數目 超過Ni時，可通過分級實現的方法減少對扇入系數的要求。(6) 扇出系數N0

20、：扇出系數N0是指與非門輸出端連接同類門的最多個數。它反映了與非門的帶負載能力，一般N08。 扇入和扇出是反映門電路互連性能的指標。 (7) 輸入短路電流IIS ：輸入短路電流IIs是指當與非門的某一個輸入端接地而其余輸入端懸空時，流過接地輸入端的電流。 在實際電路中，IIS是流入前級與非門的灌電流，它的大小將直接影響前級與非門的工作情況。輸入短路電流的產品規(guī)范值IIS1.6mA。第38頁，共68頁，2022年，5月20日，1點45分，星期四(8) 高電平輸入電流IiH：高電平輸入電流IiH是指某一輸入端接高電平，而其他輸入端接地時，流入高電平輸入端的電流，又稱為輸入漏電流。 一般IiH50A

21、。 (9) 平均傳輸延遲時間tpd: 平均傳輸延遲時間tpd 是指一個矩形波信號從與非門輸入端傳到與非門輸出端(反相輸出)所延遲的時間。 通常將從輸入波上沿中點到輸出波下沿中點的時間延遲稱為導通延遲時間tpdL；從輸入波下沿中點到輸出波上沿中點的時間延遲稱為截止延遲時間tpdH。平均延遲時間定義為 tpd = ( tpdL+ tpdH )/2 平均延遲時間是反映與非門開關速度的一個重要參數。Tpd 的典型值約10ns ，一般小于40ns。第39頁，共68頁，2022年，5月20日，1點45分，星期四(10) 空載功耗P：空載功耗是當與非門空載時電源總電流ICC和電源電壓UCC的乘積。 輸出為低

22、電平時的功耗稱為空載導通功耗PON，輸出為高電平時的功耗稱為空載截止功耗POFF ，PON大于POFF 。 平均功耗 P =(PON + POFF)/2 一般P50mW,如74H系列門電路平均功耗為22mW。第40頁，共68頁，2022年，5月20日，1點45分，星期四3. TTL與非門集成電路芯片TTL與非門集成電路芯片種類很多，常用的TTL與非門集成電路芯片有7400和7420等。 7400的引腳分配圖如圖(a)所示；7420的引腳分配圖如圖(b)所示。 圖中，UCC為電源引腳，GND為接地腳，NC為空腳。第41頁，共68頁，2022年，5月20日，1點45分，星期四 TTL門電路中的非門

23、、或非門、與或非門、 異或門、同或門等，自學4.其它類型的TTL門電路第42頁，共68頁，2022年，5月20日，1點45分，星期四12.3.7 兩種特殊的門電路1 集電極開路門（OC門）為何要采用集電極開路門呢？推拉式輸出電路結構存在局限性。輸出端不能并聯(lián)使用。若兩個門的輸出一高一低，當兩個門的輸出端并聯(lián)以后，必然有很大的電流同時流過這兩個門的輸出級，而且電流的數值遠遠超過正常的工作電流，可能使門電路損壞。而且，輸出端也呈現不高不低的電平，不能實現應有的邏輯功能。 集電極開路門（簡稱OC門）就是為克服以上局限性而設計的一種TTL門電路。第43頁，共68頁，2022年，5月20日，1點45分，

24、星期四圖2-18推拉式輸出級并聯(lián)的情況01很大的電流不高不低的電平：1/0?第44頁，共68頁，2022年，5月20日，1點45分，星期四 (1)電路結構：輸出級是集電極開路的。 1集電極開路門的電路結構 (2)邏輯符號：用“”表示集電極開路。圖2-19 集電極開路的TTL與非門（a）電路 （b）邏輯符號集電極開路第45頁，共68頁，2022年，5月20日，1點45分，星期四(3)工作原理：當VT3飽和，輸出低電平UOL0.3V；當VT3截止，由外接電源E通過外接上拉電阻提供高電平UOHE。因此， OC門電路必須外接電源和負載電阻，才能提供高電平輸出信號。第46頁，共68頁，2022年，5月2

25、0日，1點45分，星期四(1) OC門的輸出端并聯(lián)，實現線與功能。 RL為外接負載電阻。圖2-20 OC門的輸出端并聯(lián)實現線與功能 Y1Y2Y000010100111Y1 =AB Y2 = CD2. OC門的應用舉例第47頁，共68頁，2022年，5月20日，1點45分，星期四圖2-21用OC門實現電平轉換的電路 （2）用OC門實現電平轉換第48頁，共68頁，2022年，5月20日，1點45分，星期四2 三態(tài)輸出門電路（TS門）三態(tài)門電路的輸出有三種可能出現的狀態(tài)：高電平、低電平、高阻。何為高阻狀態(tài)？懸空、懸浮狀態(tài)，又稱為禁止狀態(tài)。測電阻為，故稱為高阻狀態(tài)。測電壓為0V，但不是接地。因為懸空，

26、所以測其電流為0A。第49頁，共68頁，2022年，5月20日，1點45分，星期四(1)電路結構：增加了控制輸入端（Enable）。 1三態(tài)門的電路結構(2)工作原理：01截止YAB EN = 0時，電路為正常的與非工作狀態(tài)，所以稱控制端低電平有效。第50頁，共68頁，2022年，5月20日，1點45分，星期四10導通1.0V1.0V截止截止懸空當EN = 1時，門電路輸出端處于懸空的高阻狀態(tài)。第51頁，共68頁，2022年，5月20日，1點45分，星期四控制端高電平有效的三態(tài)門(2)邏輯符號控制端低電平有效的三態(tài)門用“”表示輸出為三態(tài)。高電平有效低電平有效第52頁，共68頁，2022年，5月

27、20日，1點45分，星期四2三態(tài)門的主要應用實現總線傳輸要求各門的控制端EN輪流為高電平，且在任何時刻只有一個門的控制端為高電平。圖2-23 用三態(tài)門實現總線傳輸 如有8個門，則8個EN端的波形應依次為高電平，如下頁所示。第53頁，共68頁，2022年，5月20日，1點45分，星期四第54頁，共68頁，2022年，5月20日，1點45分，星期四一 CMOS反相器 二 其它類型的CMOS門電路 12.3.8 CMOS 門電路第55頁，共68頁，2022年，5月20日，1點45分，星期四MOS門電路：以MOS管作為開關元件構成的門電路。 MOS門電路，尤其是CMOS門電路具有制造工藝簡單、集成度高

28、、抗干擾能力強、功耗低、價格便宜等優(yōu)點，得到了十分迅速的發(fā)展。12.3.8 CMOS 門電路第56頁，共68頁，2022年，5月20日，1點45分，星期四一 CMOS反相器1MOS管的開關特性 MOS管有NMOS管和PMOS管兩種。 當NMOS管和PMOS管成對出現在電路中，且二者在工作中互補，稱為CMOS管(意為互補)。MOS管有增強型和耗盡型兩種。 在數字電路中，多采用增強型。第57頁，共68頁，2022年，5月20日，1點45分，星期四圖2-24 NMOS管的電路符號及轉移特性 (a) 電路符號 （b）轉移特性D接正電源截止導通導通電阻相當小 （1）NMOS管的開關特性 第58頁，共68頁，2022年，5月20日，1點45分，星期四圖2-25 PMOS管的電路符號及轉移特性 (a) 電路符號 （b）轉移特性D接負電源 （2）PMOS管的開關特性 導通導通電阻相當小截止第59頁，共68頁，2022年，5月20日，1點45分，星期四圖2-26 CMOS反相器 PMOS管負載管NMOS管驅動管 開啟電壓|UTP|=UTN，且小于VDD。 2CMOS反相器的工作原理 （1）基本電路結構第60頁，共68頁，2022年，5月20日，1點45分，星期四 （2）工作原理圖2-26 CMOS反相器 UIL=0V截止導