數(shù)字電子技術(shù)基礎(chǔ)第五版閻石課件

1、第八章 可編程邏輯器件8.1 概述 8.2 現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）8.3 可編程陣列邏輯（PAL） 8.4 通用陣列邏輯（GAL）8.5 可擦除的可編程邏輯器件（EPLD）8.6 現(xiàn)場(chǎng)可編程門陣列（FPGA）8.7 PLD的編程（無圖）8.8 在系統(tǒng)可編程邏輯器件（ISPPLD）返回8.1 概 述圖8.1.1 PLD電路中門電路的慣用畫法（a）與門（b）輸出恒等于0的與門（c）或門（d）互補(bǔ)輸出的緩沖器（e）三態(tài)輸出的緩沖器返回圖8.1.1 PLD電路中門電路的慣用畫法（a）與門（b）輸出恒等于0的與門（c）或門（d）互補(bǔ)輸出的緩沖器（e）三態(tài)輸出的緩沖器返回*8.2 現(xiàn)場(chǎng)可編程邏輯陣

2、列（FPLA）圖8.2.1 FPLA的基本電路結(jié)構(gòu)圖8.2.2 FPLA的異或輸出結(jié)構(gòu)圖8.2.3 時(shí)序邏輯型 FPLA的電路結(jié)構(gòu)返回返回圖8.2.1 FPLA的基本電路結(jié)構(gòu)圖8.2.2 FPLA的異或輸出結(jié)構(gòu)返回圖8.2.3 時(shí)序邏輯型 FPLA的電路結(jié)構(gòu)返回PAL的與陣列是可編程的而或陣列不可編程，類似于一個(gè)已經(jīng)寫入信息的ROM，但它的與陣列是可編程的。不可編程8.3可編程陣列邏輯PAL8.3.1 PAL的基本電路結(jié)構(gòu) PAL器件當(dāng)中最簡單一種電路結(jié)構(gòu)形式,它僅包含一個(gè)可編程的與邏輯陣列和一個(gè)固定的或邏輯陣列,沒有附加其他的輸出電路. 由圖可見,在沒有編程之前,與邏輯陣列的所有交叉點(diǎn)上均有

3、熔絲接通.編程將有的熔絲保留,將無用的熔絲熔斷,既得到所有的電路.它所產(chǎn)生的邏輯函數(shù)為8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式根據(jù)PAL器件輸出電路結(jié)構(gòu)和反饋方式不同,可將它們大致分成:1)專用輸出結(jié)構(gòu).2)可編程輸入/輸出結(jié)構(gòu).3)寄存器輸出結(jié)構(gòu).4)異或輸出結(jié)構(gòu),5)運(yùn)算選通反饋結(jié)構(gòu)等幾種類型一, 專用輸出結(jié)構(gòu).由圖8.3.1給出的PAL電路就屬于這種專用輸出結(jié)構(gòu),它的輸出端是一個(gè)與或門.在有些PAL器件中,輸出端還采用了與或非門結(jié)構(gòu)或者互補(bǔ)輸出結(jié)構(gòu).圖8.3.3給出了互補(bǔ)輸出的電路結(jié)構(gòu).圖8.3.3 具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)二,可編程輸入/輸出結(jié)構(gòu) 它的輸出端是一個(gè)有可編程控制端

4、的三態(tài)緩沖器,控制端由與邏輯陣列的一個(gè)乘積項(xiàng)給出.同時(shí),輸出端又經(jīng)過一個(gè)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列上.圖8.3.4 PAL的可編程輸入/輸出結(jié)構(gòu)有些可編程I/O結(jié)構(gòu)的PAL器件中,在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編程的異或門,如圖8.3.5所示.圖8.3.5 帶有異或門的可編程 輸入/輸出結(jié)構(gòu)三,寄存器輸出結(jié)構(gòu) 它在輸出三態(tài)緩沖器和與-或 邏輯陣列的輸出之間串進(jìn)了由D觸發(fā)器組成的寄存器.同時(shí),觸發(fā)器的狀態(tài)又經(jīng)過互補(bǔ)輸出的緩沖器反饋到與邏輯陣列的輸入端.圖8.3.6 PAL的寄存器輸出結(jié)構(gòu)四,異或輸出結(jié)構(gòu) 異或的電路結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)類似只在與-或邏輯陣列的輸出端又增設(shè)了異

5、或門圖8.3.7 PAL的異或輸出結(jié)構(gòu)五,運(yùn)算選通反饋結(jié)構(gòu)在異或輸出結(jié)構(gòu)的基礎(chǔ)上我們又增加了一組反饋電路.圖8.3.8 PAL的運(yùn)算選通反饋結(jié)構(gòu)8.3.3 PAL 的應(yīng)用舉例圖8.3.9 產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況【例8.3.2 】 用PAL設(shè)計(jì)一個(gè)4為循環(huán)碼計(jì)數(shù)器,并要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對(duì)輸出進(jìn)行三態(tài)控制的功能.GAL是在PAL器件的基礎(chǔ)上發(fā)展起來的。它的基本結(jié)構(gòu)與PAL相同，即“與陣列可編程或陣列可固定”。但GAL采用了電可擦除，電可改寫的CMOS半導(dǎo)體制造工藝，使得GAL器件不僅可以反復(fù)擦除、改寫，為修改設(shè)計(jì)帶來了靈活性，而且降低了功耗，集成度也大大提高。另外，GAL的邏

6、輯結(jié)構(gòu)采用了輸出邏輯宏單元OLMC，可以根據(jù)應(yīng)用的不同配置成不同的輸出結(jié)構(gòu)。一片GAL即可以配置為組合邏輯電路，也可以使時(shí)序邏輯電路或者是兩者的組合，很靈活。8.4 通用陣列邏輯GAL要使用GAL器件，就要先進(jìn)行設(shè)計(jì)。GAL器件的開發(fā)工具包括硬件開發(fā)工具和軟件開發(fā)工具。硬件開發(fā)工具有編程器，軟件開發(fā)工具有ABEL-HDL程序設(shè)計(jì)語言和相應(yīng)的編譯程序。編程器的主要用途是將開發(fā)軟件生成的熔絲圖文件按JEDEC格式的標(biāo)準(zhǔn)代碼寫入選定的GAL器件。 典型的GAL設(shè)計(jì)流程圖如圖所示。8.4 通用陣列邏輯GAL圖8.4.1 GAL16V8的電路結(jié)構(gòu)圖圖8.4.2 由3個(gè)編程單元構(gòu)成的與門返回圖8.4.3

7、GAL16V8編程單元的地址分配返回圖8.4.4 OLMC的結(jié)構(gòu)框圖返回8.4.2 輸出邏輯宏單元(OLMC)圖8.4.5 GAL16V8結(jié)構(gòu)控制字的組成返回圖8.4.6 OLMC5種工作模式下的簡化電路（圖中NC表示不連接）（a）專用輸入模式 （b）專用組合輸出模式 （c）反饋組合輸出模式 （d）時(shí)序電路中的組合輸出模式 （e）寄存器輸出模式返回8.4.3 GAL的輸入特性和輸出特性圖8.4.7 GAL的輸入緩沖器電路GAL的輸出緩沖器電路結(jié)構(gòu)中.它除了具有一般三態(tài)輸出緩沖器的特點(diǎn)以外,還有兩個(gè)突出特點(diǎn)返回第一個(gè)是輸出級(jí)該用了單一類型的N溝道增強(qiáng)型MOS管,而不是采用P溝道與N溝道管互補(bǔ)的C

8、MOS機(jī)構(gòu).第二個(gè)特點(diǎn)是它的輸出具有“軟開關(guān)特性”.圖8.4.8 GAL的輸出緩沖器電路返回圖8.4.9 GAL的靜態(tài)輸出特性（a）輸出為高電平時(shí)（b）輸出為低電平時(shí)返回8.5.1 EPLD的基本結(jié)構(gòu)和特點(diǎn) EPLD是繼PAL、GAL之后推出的一種可編程邏輯器件.與PAL和GAL相比,EPLD有以下幾個(gè)特點(diǎn)： 1)采用了CMOS工藝,所以EPLD具有CMOS器件低功耗、高噪聲容限的優(yōu)點(diǎn). 2)采用了UVEPROM工藝,以疊柵注入MOS管作為編程單元,所以不僅可靠性高、可以改寫,而且集成度高、造價(jià)也便宜. 3)特點(diǎn)是輸出部分采用了類似于GAL器件的可編程的輸出邏輯宏單元此外，為了提高與或 邏輯陣

9、列中乘積項(xiàng)的利用率，有些EPLD的或邏輯陣列部分也引入了可編輯邏輯結(jié)構(gòu)8.5 可擦除的可編程邏輯器件(EPLD).EPLD的與-或邏輯陣列圖8.5.1 AT22V10的電路結(jié)構(gòu)框圖圖8.5.3 與或邏輯陣列的乘積項(xiàng)共享結(jié)構(gòu)返回返回8.5.3 EPLD 的輸出邏輯宏單元(OLMC)EPLD的輸出電路結(jié)構(gòu)和GAL相似,也采用了可編程的輸出邏輯宏單元OLMC.通過編程的方法能將OLMC設(shè)置成各種不同的工作狀態(tài).而且,由于增加了對(duì)OLMC中觸發(fā)器的預(yù)置和置零功能,因而具有更大的使用靈活性.圖8.5.4 AT22V10的OLMC電路結(jié)構(gòu)圖返回8.5.3 EPLD 的輸出邏輯宏單元(OLMC)圖8.5.5

10、 ATV750的OLMC電路結(jié)構(gòu)圖返回 圖8.6.1是FPGA基本結(jié)構(gòu)形式的示意圖。它由三種可編的單元是輸入/輸出模塊IOB（I/O B1ock），可編程邏輯模塊CLB（Configurable Logic Block）和互連資源IR（Interconnect Resource）。它們的工作狀態(tài)全都由編程數(shù)據(jù)存儲(chǔ)器中的數(shù)據(jù)設(shè)定。8.6 現(xiàn)場(chǎng)可編程門陣列（FPGA）圖8.6.1 FPGA的基本結(jié)構(gòu)框圖一，IOBX C 2064是Xilinx公司FPGA器件中結(jié)構(gòu)比較簡單的一種，它一共有56個(gè)可編程的I/O端。 由圖8.6.3的電路結(jié)構(gòu)圖可見，每個(gè)IOB由輸出三態(tài)緩沖器 觸發(fā)器，輸入緩沖器 和倆個(gè)

11、數(shù)據(jù)選擇器MUX1，MUX2組成。在圖中所用的數(shù)據(jù)選擇器符號(hào)上只標(biāo)出了數(shù)據(jù)輸入端和數(shù)據(jù)輸出端省略了地址輸入端。實(shí)際上每個(gè)2選1數(shù)據(jù)儀器都應(yīng)當(dāng)有一位輸入地址代碼，每個(gè)4選1數(shù)據(jù)選擇器應(yīng)當(dāng)有兩位輸入地址代碼。這些代碼都存放在FPJA內(nèi)部的編程數(shù)據(jù)存儲(chǔ)器中。8.6.2 FPGA的IOB和CLB圖8.6.3 XC2064的IOB電路圖8.6.4 XC2064的CLB電路二，CLB 在XC2064 中有64個(gè)CLB，排列成8 8矩陣。每個(gè)CLB的電路中包含組合路基電路，存儲(chǔ)電路和由一些數(shù)據(jù)選擇器組成的內(nèi)部控制電路，如圖所示。圖8.6.5 XC2064中CLB的3種組態(tài)（a）四變量任意函數(shù) （b）兩個(gè)三變

12、量任意函數(shù) （c）五變量邏輯函數(shù)圖8.6.6 二變量通用邏輯模塊的原理圖圖8.6.7 XC2064中CLB的存儲(chǔ)電路8.6.3 FPGA 的互連資源 為了能將FPGA中數(shù)目很大的CLB和IOB連接成各種復(fù)雜的系統(tǒng)，在布線區(qū)布置了豐富的連線資源。這些互連資源可以分為三類，既金屬線，開關(guān)矩陣SM和可編程接點(diǎn)PIP。在圖8.6.8中出了這些互連資源的布局狀況。圖8.6.8 FPGA 內(nèi)部的互連資源圖8.6.9 開關(guān)矩陣和可編程連接點(diǎn) 圖8.6.9中給出了開關(guān)矩陣和可編連接點(diǎn)的布置圖。開關(guān)矩陣的作用如同一個(gè)可以實(shí)現(xiàn)多根導(dǎo)線轉(zhuǎn)接的接線盒，通過對(duì)開關(guān)矩陣編程，可以將來自任何方向上的一根導(dǎo)線上。圖8.6.9

13、中列出了開關(guān)矩陣在不同編程情況下的連接狀態(tài)。圖8.6.10 利用水平和垂直通用連線和開關(guān)矩陣實(shí)現(xiàn)連接 圖8.6.10中以粗線示出了經(jīng)過編程后的一種線情況，CLB（1）輸出X經(jīng)過開關(guān)矩陣分別送到了CLB9（2）的D端，CLB（3）的A端和CLB（4）的C端。圖8.6.11 用直接連線實(shí)現(xiàn)連接為了減少傳輸延遲時(shí)間和簡化編程，在相鄰的CLB中還設(shè)置了直接連線，如圖所示。8.6.4 編程數(shù)據(jù)的裝載 裝編程數(shù)據(jù)寫入FPGA內(nèi)部編程數(shù)據(jù)存儲(chǔ)器稱為裝載。整個(gè)裝載過程是FPGA內(nèi)的控制電路操作下自動(dòng)進(jìn)行的。下面仍以XC2000系列FPGA為例，說明裝載的過程。 裝載過程接通電源后自動(dòng)開始，也可以由外加控制信號(hào)

14、啟動(dòng)。編程數(shù)據(jù)通常存放在一個(gè)EPROM中，也可以存放在計(jì)算機(jī)的存儲(chǔ)器中。裝載的操作有不同模式，由模式選擇信號(hào) 指定，有主，從模式之分和數(shù)據(jù)并行輸入，串行輸入模式之分。圖8.6.12 XC2064的主并裝載模式（a）電路接法 （b）寫入數(shù)據(jù)的時(shí)序圖圖（a）是“主并模式”裝載的電路圖，編程數(shù)據(jù)實(shí)現(xiàn)已存入EPROM中。圖8.6.13 石英晶體振蕩器電路圖8.6.14 裝載過程的流程圖8.7 PLD的編程 隨著PLD集成度的不斷提高，PLD的編程也日益復(fù)雜，設(shè)計(jì)的工作量也越來越大。在這種情況下，PLD的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。為此，一些PLD的生產(chǎn)商和軟件公司相繼研制成了各種功能完善，

15、高效率的PLD開發(fā)系統(tǒng)。其中一些系統(tǒng)還具有較強(qiáng)的通用性，可以支持不同廠家生產(chǎn)的，各種型號(hào)的PAL，GAL，EPLD，F(xiàn)PGA產(chǎn)品開發(fā)。 PLD開發(fā)系統(tǒng)包括軟件和硬件倆部分。 開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應(yīng)的匯編程序或編譯程序。開發(fā)系統(tǒng)軟件大體上可以分為匯編型，編譯型和原理圖收集型三種。 8.8 在系統(tǒng)可編程邏輯器件（ISPPLD）圖8.8.1 ispGAL16z8的電路結(jié)構(gòu)框圖圖8.8.2 ispGAL16z8編程操作流程圖圖8.8.3 ispLSI1032的電路結(jié)構(gòu)框圖圖8.8.4 ispLSI1032的邏輯功能劃分框圖圖8.8.5 通用邏輯模塊（GLB）的電路結(jié)構(gòu)圖8.8.6

16、GLB的其它幾種組態(tài)模式（a）高速旁路模式（b）異或邏輯模式（c）單乘積項(xiàng)模式圖8.8.7 輸入/輸出單元（ IOC ）的電路結(jié)構(gòu)圖8.8.8 IOC的各種組態(tài)圖8.8.9 ispLSI器件的編程接口圖8.8.10 ispGDS22的結(jié)構(gòu)框圖圖8.8.11 ispGDS22的輸入/輸出單元（ IOC ）圖8.8.1 ispGAL16z8的電路結(jié)構(gòu)框圖返回圖8.8.2 ispGAL16z8編程操作流程圖返回圖8.8.3 ispLSI1032的電路結(jié)構(gòu)框圖返回圖8.8.4 ispLSI1032的邏輯功能劃分框圖返回圖8.8.5 通用邏輯模塊（GLB）的電路結(jié)構(gòu)返回圖8.8.6 GLB的其它幾種組態(tài)模式（a）高速旁路模式（b）異或邏輯模式（c）單乘積項(xiàng)模式返回圖8.8.7 輸入/輸出單元（ IOC ）的電路結(jié)