微機(jī)應(yīng)用新技術(shù)

1、第二部分EDA技術(shù)與可編程邏輯器件 -(CPLD/FPGA,VHDL)1需要掌握開發(fā)環(huán)境Quartus | 的使用。在FPGA/CPLD上構(gòu)建時(shí)序邏輯。在FPGA/CPLD上建立Nios系統(tǒng)。完成下列作業(yè)： 1、通過(guò)實(shí)驗(yàn)“串口邏輯”，增加功能。 2、通過(guò)實(shí)驗(yàn)“Nios |”，增加功能。2 EDA（Electronic Design Automation ）即電子設(shè)計(jì)自動(dòng)化,是以計(jì)算機(jī)和微電子技術(shù)為先導(dǎo)，匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)?、邏輯學(xué)、微電子工藝與結(jié)構(gòu)學(xué)和計(jì)算數(shù)學(xué)等多種計(jì)算機(jī)技術(shù)應(yīng)用學(xué)科最新成果，應(yīng)用于電子設(shè)計(jì)過(guò)程而形成的一門新技術(shù)。 EDA的概念I(lǐng)MUST B&E LAB 3EDA技術(shù)以計(jì)算

2、機(jī)為工具，代替人完成對(duì)數(shù)字系統(tǒng)的邏輯綜合、布局步線和設(shè)計(jì)仿真工作。設(shè)計(jì)人員只需要完成對(duì)系統(tǒng)功能的描述，在EDA軟件平臺(tái)上，用圖形輸入、硬件描述語(yǔ)言HDL為系統(tǒng)邏輯描述手段，所形成的設(shè)計(jì)文件自動(dòng)完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，支持對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA的概念I(lǐng)MUST B&E LAB 4 微電子和計(jì)算機(jī)領(lǐng)域的原理創(chuàng)新、技術(shù)創(chuàng)新、應(yīng)用創(chuàng)新層出不窮，極大地推動(dòng)了科學(xué)技術(shù)的發(fā)展，深刻地改變著人們對(duì)自然界的認(rèn)識(shí)和人們的生活。 在該領(lǐng)域中，嵌入式系統(tǒng)，SOC、SOPC、IP核等新概念、新技術(shù)異軍突起，其應(yīng)用范圍迅速深入到制造業(yè)，通信控制、儀器儀表、生

3、物、汽車、船舶、航空航天以及消費(fèi)類等方面。EDA技術(shù)的發(fā)展趨勢(shì)5 20世紀(jì)70年代MOS工藝的可編程邏輯器件問(wèn)世 20世紀(jì)80年代 20世紀(jì)90年代80年代末CMOS工藝的復(fù)雜可編程邏輯器件應(yīng)用FPGA，CAE和CAD技術(shù)廣泛應(yīng)用超大規(guī)模可編程邏輯器件面世EDA技術(shù)逐步成熟EDA技術(shù)的發(fā)展歷程IMUST B&E LAB 6將數(shù)字系統(tǒng)的功能要求劃分成許多模塊。對(duì)每一個(gè)模塊畫出真值表。用卡諾圖進(jìn)行手工邏輯化簡(jiǎn)，寫出布爾代數(shù)的表達(dá)式。畫出相應(yīng)的邏輯線路圖。選擇元器件，設(shè)計(jì)電路板自下向上設(shè)計(jì)方案。進(jìn)行實(shí)測(cè)和調(diào)試。EDA技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)的方法IMUST B&E LAB 7復(fù)雜的電路的

4、設(shè)計(jì)和調(diào)試?yán)щy。查找和修改錯(cuò)誤十分不便。設(shè)計(jì)過(guò)程中產(chǎn)生大量的文檔，不易管理。集成電路的設(shè)計(jì)和實(shí)現(xiàn)與具體的生產(chǎn)工藝相關(guān)，因此可移植性較差。EDA技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的比較續(xù)手工設(shè)計(jì)的缺點(diǎn)8EDA技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的比較續(xù) 采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入 強(qiáng)大的系統(tǒng)建模、電路仿真功能 適應(yīng)于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案 開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性 對(duì)設(shè)計(jì)者硬件知識(shí)和硬件經(jīng)驗(yàn)要求低 ASIC的設(shè)計(jì)制造在實(shí)驗(yàn)室內(nèi)就可以完成EDA技術(shù)的特點(diǎn)9利用電路的計(jì)算機(jī)輔助分析軟件，采用硬件描述語(yǔ)言或原理圖等輸入方法對(duì)可編程邏輯器件進(jìn)行軟件仿真和硬件編輯?？s短產(chǎn)品開發(fā)周期、降低成本,

5、 且能最大限度地將設(shè)計(jì)資源應(yīng)用到產(chǎn)品設(shè)計(jì)的各個(gè)環(huán)節(jié),保證產(chǎn)品在性能、可靠性上適合工業(yè)化生產(chǎn)的各個(gè)方面 。使用EDA技術(shù)的優(yōu)勢(shì)10利用硬件描述語(yǔ)言和EDA軟件來(lái)完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。 設(shè)計(jì)輸入可以使用硬件描述語(yǔ)言 (HDL)，采用“自頂向下”的設(shè)計(jì)方法 ，為設(shè)計(jì)者提供了一個(gè)高效、便捷的設(shè)計(jì)環(huán)境 ，同時(shí)也為充分發(fā)揮設(shè)計(jì)人員的創(chuàng)造性提供了條件。使用EDA技術(shù)的優(yōu)勢(shì)EDA技術(shù)被廣泛的應(yīng)用于數(shù)字系統(tǒng)的設(shè)計(jì)11可編程邏輯器件按結(jié)構(gòu)的分類其基本邏輯結(jié)構(gòu)為與或陣列包括有低密度PLD(PROM,PLA,PAL,GAL也叫簡(jiǎn)單的PLD）以及 EPLD和CPLD1、PLD（Programmabe Logic D

6、evice)CPLD(Complex PLD):復(fù)雜可編程邏輯器件CPLD和簡(jiǎn)單的PLD相比，允許有更多的輸入信號(hào)，更多的乘積項(xiàng)和宏單元，CPLD器件內(nèi)部含有多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè) GAL器件，這些邏輯塊之間可以用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。 12對(duì)用戶而言，CPLD、FPGA的內(nèi)部結(jié)構(gòu)略有不同，但用法是相同的，所以，多數(shù)情況下不加以區(qū)分。它們具有掩膜編程邏輯門陣列的通用結(jié)構(gòu)，由邏輯功能塊排列為陣列，并由可編程的互連資源連接這些邏輯功能塊，以實(shí)現(xiàn)不同的邏輯設(shè)計(jì)。FPGA不受“與或”陣列結(jié)構(gòu)和含有觸發(fā)器、I/O端數(shù)量的限制，依靠?jī)?nèi)部的邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路，

7、更適合實(shí)現(xiàn)多級(jí)的邏輯功能，并具有更高的密度和更大的靈活性。2、FPGA（現(xiàn)場(chǎng)可編程門陣列）可編程邏輯器件按結(jié)構(gòu)的分類13CPLD的基本結(jié)構(gòu)在單片芯片上集成了成千上萬(wàn)個(gè)等效門，因此在單片CPLD芯片上能集成數(shù)字電路系統(tǒng)CPLD和簡(jiǎn)單的PLD相比，允許有更多的輸入信號(hào)，更多的乘積項(xiàng)和宏單元，CPLD器件內(nèi)部含有多個(gè)邏輯單元塊，每個(gè)邏輯塊就相當(dāng)于一個(gè) GAL器件，這些邏輯塊之間可以用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。14I/O邏輯塊邏輯塊邏輯塊邏輯塊器件內(nèi)部的可編程連線區(qū)I/O邏輯塊邏輯塊邏輯塊邏輯塊CPLD的結(jié)構(gòu)框圖15CPLD內(nèi)部邏輯塊的結(jié)構(gòu)16IOBIOBIOBIOBIOBIOBIOBIOBIOBI

8、OBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBIOBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB布線區(qū)FPGA由可編程邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊IOB(Input /Output Block)、可編程連線資源構(gòu)成?？删幊踢壿嬆K是實(shí)現(xiàn)各種邏輯功能的基本單元，包括組合邏輯、時(shí)序邏輯、RAM以及各種運(yùn)算功能。FPGA的基本結(jié)構(gòu)不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來(lái)實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能。17FPGA的可編程邏輯

9、功能塊前面介紹的PLD都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即可編程的與陣列和固定的或項(xiàng)組成，而FPGA的結(jié)構(gòu)按可編程邏輯功能塊的不同主要有三種類型：查找表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)、多級(jí)與非門結(jié)構(gòu)。大部分的 FPGA都采用SRAM的查找表邏輯形成結(jié)構(gòu)。18CPLD/FPGA的編程工藝基于熔絲和反熔絲編程單元基于電可擦除存儲(chǔ)單元的EEPROM或FLASH技術(shù)基于SRAM查找表的編程單元19現(xiàn)場(chǎng)可編程門陣列FPGA的特點(diǎn)SRAM結(jié)構(gòu)：可以無(wú)限次編程，但它屬于易失性元件，掉電后芯片內(nèi)信息丟失。通電之后，要為FPGA重新配置邏輯內(nèi)部連線結(jié)構(gòu)：CPLD的信號(hào)通路固定，系統(tǒng)速度可以預(yù)測(cè)。而FPGA的內(nèi)連線是分布在CLB周

10、圍，而且編程的種類和編程點(diǎn)很多，布線相當(dāng)靈活。芯片邏輯利用率：由于FPGA的CLB規(guī)模小，可分為兩個(gè)獨(dú)立的電路，又有豐富的連線，其邏輯利用率很高。芯片功耗：FPGA芯片功耗0.25mW5mW之間，靜態(tài)時(shí)幾乎沒(méi)有功耗，所以稱FPGA為零功耗器件。20CPLD/FPGA相當(dāng)于20到500以上個(gè)TTL電路集成到一個(gè)器件內(nèi),有較高的密度;設(shè)計(jì)者以自己的方法設(shè)計(jì)所需的邏輯系統(tǒng), 增加了靈活性;可以方便地通過(guò)計(jì)算機(jī)軟件平臺(tái),對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行修改和仿真,不用對(duì)印刷板進(jìn)行修改;系統(tǒng)集成到可編程邏輯器件以后,可減少印刷板的層次和縮小印刷板的面積。CPLD和FPGA與TTL電路的比較211.FPGA有更多的I/

11、O管腳，多達(dá)幾百條，不會(huì)出現(xiàn)PAL邏輯沒(méi)有使用完之前，I/O已經(jīng)用完;2.有更多的觸發(fā)器,可以構(gòu)造許多的寄存器和計(jì)數(shù)器;3.可以集成多個(gè)PAL;4.減少印刷板面積,降低系統(tǒng)成本;降低功耗;5. 系統(tǒng)有較少的元件在印刷板上,可靠性增加;6. 可重復(fù)編程性,PAL只能一次編程,FPGA/CPLD多次編程;7.加密能力增加。FPGA與PAL的比較22FPGA的結(jié)構(gòu)與門陣列PLD不同，它內(nèi)部由許多獨(dú)立的可編程邏輯模塊CLB組成，邏輯塊之間可以靈活的相互連接。 CLB的功能很強(qiáng)，不僅能實(shí)現(xiàn)邏輯函數(shù)，還可以配置成RAM等復(fù)雜的形式。 基于SRAM的FPGA工作前需要從芯片外部加載配置數(shù)據(jù)，配置數(shù)據(jù)可以存放

12、在片外的EPROM上或計(jì)算機(jī)上，我們可以在現(xiàn)場(chǎng)控制加載過(guò)程，修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)可編程。FPGA與CPLD的比較CPLD在單片芯片上集成了成千上萬(wàn)個(gè)等效門，主要由可編程邏輯宏單元、可編程I/O單元和器件內(nèi)部的可編程連線構(gòu)成231. Lattice 公司CPLD器件系列ispLSI、ispMACH系列集成度特點(diǎn)以及應(yīng)用場(chǎng)合ispLSI1000系列2000-8000門價(jià)格便宜，適用于一般數(shù)字系統(tǒng)設(shè)計(jì)，例如網(wǎng)卡、控制器、高速編程器、游戲機(jī)和測(cè)試儀器儀表ispLSI2000E/2000VL/2000VE系列10006000門 速度最高可達(dá)300MHz，適合于速度要求高或需要I/O引腳較多的系

13、統(tǒng)，例如移動(dòng)電話、高速路由器、和高速PCM遙測(cè)系統(tǒng)。ispLSI5000V系列1萬(wàn)5萬(wàn)門適用于具有32位或64位總線的系統(tǒng)，例如快速計(jì)數(shù)器、狀態(tài)機(jī)和地址譯碼器ispLSI8000/8000V系列可達(dá)58000門該系列器件能滿足復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)，可用于外圍控制器、運(yùn)算協(xié)處理器等CPLD/FPGA器件產(chǎn)品簡(jiǎn)介242. Xilinx公司的FPGA和CPLD器件系列 Xilinx公司的CPLD以CoolRunner、XC9500系列為代表 Xilinx公司的FPGA以XC4000、Spartan、Virtex系列為代表，從XC2000、 XC4000到Spartan和Virtex、 VirtexII

14、 pro等系列其性能不斷的提高。253. Altera公司FPGA和CPLD器件系列Altera公司的PLD具有高性能、高集成度和高性價(jià)比的特點(diǎn)，此外它還提供了全面的開發(fā)工具和豐富的IP核及宏功能庫(kù)，所以多年來(lái)一直占據(jù)行業(yè)領(lǐng)先地位。Altera公司的產(chǎn)品按先后順序依次為Classic系列、MAX系列、FLEX系列、APEX系列ACEX系列、Cyclone系列以及Stratix26器件總體說(shuō)明獨(dú)特性能MAXII最低的成本、單芯片、易用的CPLD系列最低的CPLD成本和功耗。最高的CPLD密度和性能Highest CPLD 上電即用性，非易失性用戶Flash存儲(chǔ)器1.8-V, 2.5-V & 3.

15、3-V電源電壓MAX低成本CPLD，用于較低復(fù)雜度的低密度設(shè)計(jì)從低密度到中等密度 上電即用性，非易失性 5-V I/O支持 確定的時(shí)序 2.5-V、3.3-V 或5.0-V 電源電壓CycloneII第二代低成本Cyclone FPGA系列用于那些考慮成本多于性能或其他功能的設(shè)計(jì)。Nios嵌入式處理器支持嵌入式18x18數(shù)字信號(hào)處理(DSP)乘法器中等容量的片內(nèi)存儲(chǔ)器中等速度的I/O和存儲(chǔ)器接口廣泛的IP核支持4. Altera公司的新型FPGA和CPLD器件系列Altera公司在MAX、Stratix 、Cyclone系列的基礎(chǔ)上又開發(fā)了MAXII、StratixII及CycloneII27

16、Cyclone第一代低密度、低成本Cyclone FPGA系列Nios嵌入式處理器支持中等容量的片內(nèi)存儲(chǔ)器從低到中等速度的I/O和存儲(chǔ)器接口廣泛的IP核支持StratixII低成本FPGA系列，用于較低密度Nios嵌入式處理器支持最多的DSP塊大容量片內(nèi)存儲(chǔ)器高速I/O和存儲(chǔ)器接源同步信號(hào)1-Gbps 動(dòng)態(tài)相位隊(duì)列（DPA）廣泛的IP核支持Stratix通用高性能FPGA系列Nios嵌入式處理器支持DSP塊大容量片內(nèi)存儲(chǔ)器高速I/O及存儲(chǔ)器接口廣泛的IP核支持4. Altera公司的FPGA和CPLD器件系列（續(xù)）28FPGA/CPLD器件和電路系統(tǒng)原理圖/HDL文本編輯綜合FPGA/CPLD

17、編程下載時(shí)序與功能門級(jí)仿真FPGA/CPLD適配Isp方式下載JTAG方式下載針對(duì)SRAM結(jié)構(gòu)的配置Otp器件編程功能仿真FPGA/CPLD的設(shè)計(jì)流程29 設(shè)計(jì)文件的輸入方法有原理圖輸入、文本輸入、波形輸入等，生成方法不同，生成的文件格式也有所不同。 在圖形設(shè)計(jì)文件中，EDA軟件為了實(shí)現(xiàn)不同的邏輯功能提供了大量的基本單元符號(hào)和宏功能模塊，在圖形編輯器中可以直接調(diào)用；為了適應(yīng)自頂向下的設(shè)計(jì)，設(shè)計(jì)者可以使用圖形塊輸入建立頂層設(shè)計(jì),可以使用AHDL、VHDL和Verilog HDL文本型輸入建立底層設(shè)計(jì)。 設(shè)計(jì)輸入設(shè)計(jì)流程30 綜合、適配設(shè)計(jì)流程綜合：把軟件設(shè)計(jì)的HDL語(yǔ)言描述與硬件結(jié)構(gòu)掛鉤，是將電

18、路的高級(jí)語(yǔ)言（行為描述）轉(zhuǎn)換為低級(jí)的，可產(chǎn)生與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。適配：適配器也稱為結(jié)構(gòu)綜合器，它將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。綜合適配31在把經(jīng)過(guò)編譯的輸入設(shè)計(jì)編程或下載到器件之前，可以通過(guò)EDA軟件的仿真器對(duì)文件進(jìn)行全面測(cè)試，保證設(shè)計(jì)在各種可能的條件下都有正確的響應(yīng)。根據(jù)所需的信息類型，可以進(jìn)行功能仿真和時(shí)序仿真。設(shè)計(jì)流程 仿真驗(yàn)證和時(shí)序分析是接近真實(shí)器件運(yùn)行特性的仿真，允許分析設(shè)計(jì)中所有邏輯的性能，得出時(shí)序分析結(jié)果，如建立時(shí)間、保持時(shí)間、引腳到引腳延遲、最大時(shí)鐘頻率、延遲時(shí)間及其它時(shí)序特征，并協(xié)助引導(dǎo)適配器滿足設(shè)計(jì)中

19、的時(shí)序要求。 時(shí)序分析功能仿真是直接對(duì)VHDL/原理圖等輸入的邏輯功能的模擬測(cè)試，檢測(cè)其功能是否能滿足原設(shè)計(jì)的要求。32成功編譯了設(shè)計(jì)工程之后，編譯器的Assembler模塊自動(dòng)將適配過(guò)程的器件、邏輯單元和引腳分配信息轉(zhuǎn)換為器件的編程圖像，并以.sof形式保存，EDA軟件的編程器（programmer）把該下載或配置文件通過(guò)編程電纜向FPGA/CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。設(shè)計(jì)流程 器件編程33 硬件描述語(yǔ)言 ABEL AHDL Verilog HDL VHDL 美國(guó)國(guó)防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，其目

20、標(biāo)之一是為下一代集成電路的生產(chǎn)，實(shí)現(xiàn)階段性的工藝極限以及完成10萬(wàn)門級(jí)以上的設(shè)計(jì)，建立一項(xiàng)新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡(jiǎn)稱為VHDL。VHDL概述IEEE標(biāo)準(zhǔn)34 VHDL語(yǔ)言的主要優(yōu)點(diǎn) 是一種多層次的硬件描述語(yǔ)言，覆蓋面廣，描述能力強(qiáng)。即設(shè)計(jì)的原始描述可以是非常簡(jiǎn)練的描述，經(jīng)過(guò)層層細(xì)化求精，最終成為可直接付諸生產(chǎn)的電路級(jí)或版圖參數(shù)描述，整個(gè)過(guò)程都可以在VHDL的環(huán)境下進(jìn)行。 VHDL 有良好的可讀性，即可以被計(jì)算機(jī)接受，也容易被理解用VHDL 書寫的原文件，即是程序，又是文擋，即是技術(shù)人員之間交換

21、信息的文件，又可作為合同簽約者之間的文件。 VHDL概述35VHDL本身的生命期長(zhǎng)。因?yàn)閂HDL的硬件描述與工藝技術(shù)無(wú)關(guān)，不會(huì)因工藝變化而使描述過(guò)時(shí)。與工藝技術(shù)有關(guān)的參數(shù)可通過(guò)VHDL提供的屬性加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成，它將由多人，多項(xiàng)目組來(lái)共同完成。VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。 VHDL已成為IEEE承認(rèn)的一個(gè)工業(yè)標(biāo)準(zhǔn)，事實(shí)上已成為通用硬件描述語(yǔ)言。 VHDL概述 VHDL語(yǔ)言的主要優(yōu)點(diǎn)36 VHDL綜合 綜合器能夠自動(dòng)將一種設(shè)計(jì)表示形式向另一種設(shè)計(jì)表示形式轉(zhuǎn)換

22、的計(jì)算機(jī)程序，或協(xié)助進(jìn)行手工轉(zhuǎn)換的程序。 高層次的表示 低層次的表示 行為域 結(jié)構(gòu)域 算法級(jí) 門級(jí)37編譯器和綜合功能比較38VHDL綜合器運(yùn)行流程39VHDL的基本組成VHDL 語(yǔ)言參數(shù)部分程序包接口部分設(shè)計(jì)實(shí)體描述部分結(jié)構(gòu)體40一、參數(shù)部分程序包程序包IEEE標(biāo)準(zhǔn)的標(biāo)準(zhǔn)程序包設(shè)計(jì)者自身設(shè)計(jì)的程序包 設(shè)計(jì)中的子程序和公用數(shù)據(jù)類型的集合。調(diào)用數(shù)據(jù)類型標(biāo)準(zhǔn)程序包的VHDL語(yǔ)言描述VHDL設(shè)計(jì)中常用的庫(kù)有IEEE庫(kù)、STD庫(kù)、WORK庫(kù)、VITAL庫(kù)。 IEEE庫(kù)包含IEEE標(biāo)準(zhǔn)的程序包和其他支持工業(yè)標(biāo)準(zhǔn)的程序包，在基于FPGA/CPLD的開發(fā)中， IEEE庫(kù)中四個(gè)程序包STD_LOGIC_116

23、4、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED已經(jīng)足夠。STD庫(kù)包括輸入/輸出兩個(gè)標(biāo)準(zhǔn)程序包，WORK庫(kù)用于存放用戶設(shè)計(jì)和定義的設(shè)計(jì)單元和程序包，只要在VHDL的應(yīng)用環(huán)境中，都可以隨時(shí)調(diào)用STD庫(kù)和WORK庫(kù)，所以不需專門的調(diào)用語(yǔ)句。在FPGA/CPLD的設(shè)計(jì)中一般都不需要VITAL庫(kù)的程序包。 41LIBRARY ieee;USE ieee.std_logic_1164.all; 放在VHDL程序的最前面，表示以后在實(shí)體或結(jié)構(gòu)體中要用到數(shù)據(jù)類型包中的數(shù)據(jù)類型。調(diào)用庫(kù)的兩種格式USE 庫(kù)名.程序包名.項(xiàng)目名USE 庫(kù)名.程序包名.AL

24、L程序包舉例調(diào)用程序包語(yǔ)句標(biāo)準(zhǔn)程序包定義程序包42二、接口部分設(shè)計(jì)實(shí)體kxora1b1c1設(shè)計(jì)實(shí)體提供設(shè)計(jì)模塊的公共信息，是VHDL設(shè)計(jì)電路的最基本部分。VHDL實(shí)體的描述方法：ENTITY kxor IS PORT(a1,b1:IN std_logic; c1:OUT std_logic);END kxor; 一個(gè)模塊中僅有一個(gè)設(shè)計(jì)實(shí)體。調(diào)用程序包語(yǔ)句標(biāo)準(zhǔn)程序包定義程序包實(shí)體 及實(shí)體聲明語(yǔ)句實(shí)體語(yǔ)句的格式ENTITY 實(shí)體名 IS PORT(端口名)END ENTITY 實(shí)體名43設(shè)計(jì)實(shí)體說(shuō)明 ENTITY kxor IS PORT(a1,b1:IN std_logic;END kxor;

25、c1:OUT std_logic);ENTITY、IS、PORT、IN、OUT和END為關(guān)鍵字；ENTITY.END之間表示實(shí)體內(nèi)容；kxor表示實(shí)體的名稱，即電路的符號(hào)名；PORT端口（引腳）信息關(guān)鍵字，描述了信號(hào)的流向；IN輸入模式；OUT輸出模式；INOUT 輸入輸出雙相模式BUFFER 與INOUT類似，區(qū)別在于當(dāng)需要輸入數(shù)據(jù)時(shí)，只允許內(nèi)部回讀輸出信號(hào)，即允許反饋std_logic表示信號(hào)取值的類型為標(biāo)準(zhǔn)邏輯。44ENTITY sel IS PORT(d0,d1,d2,d3:IN BIT; s :IN INTEGER RANGE 0 TO 3; out1 :OUT BIT);END s

26、el;d0d1d2d3sout1sel設(shè)計(jì)實(shí)體舉例再例：45三、描述部分結(jié)構(gòu)體結(jié)構(gòu)體描述實(shí)體硬件的互連關(guān)系、數(shù)據(jù)的傳輸和變換以及動(dòng)態(tài)行為。即描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)和對(duì)外部設(shè)計(jì)實(shí)體端口間的邏輯關(guān)系。 一個(gè)實(shí)體可以對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件的某一方面特性，例如行為特性，結(jié)構(gòu)特性。調(diào)用程序包語(yǔ)句標(biāo)準(zhǔn)程序包定義程序包實(shí)體 及實(shí)體聲明語(yǔ)句結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體n46ARCHITECTURE kxor_arc OF kxor ISBEGIN c1 = (NOT a1 AND b1) OR (a1 AND NOT b1);END kxor_arc;當(dāng)異或門的符號(hào)和外部端口a1、b1和c1確定之

27、后，就要確定實(shí)體的內(nèi)部電路，使之與實(shí)體相對(duì)應(yīng)。結(jié)構(gòu)體的一般格式ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS 說(shuō)明語(yǔ)句BEGIN 功能描述語(yǔ)句END 結(jié)構(gòu)體名 kxora1b1c1a1b1c1結(jié)構(gòu)體舉例47LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY kxor IS PORT(a1,b1:IN std_logic; c1:OUT std_logic);END kxor;ARCHITECTURE kxor_arc OF kxor ISBEGIN c1 = (NOT a1 AND b1) OR (a1 AND NOT b1);END kxo

28、r_arc;該例的完整程序48塊（BLOCK)進(jìn)程（PROCESS)格式：進(jìn)程名： PROCESS（信號(hào)1，信號(hào)2。） 進(jìn)程說(shuō)明 BEGIN順序語(yǔ)句 END PROCESS;子程序格式：FUNCTION 函數(shù)名（參數(shù)1，參數(shù)2。） RETURN 數(shù)據(jù)類型 IS 定義語(yǔ)句 BEGIN順序語(yǔ)句RETURN 返回變量值 END 函數(shù)名；調(diào)用 如：peak=max(data,peak) 變量=函數(shù)名(參數(shù)1，參數(shù)2。）結(jié)構(gòu)體的子結(jié)構(gòu)描述進(jìn)程注意事項(xiàng)1.同一構(gòu)造體中的進(jìn)程是并行的，但同一進(jìn)程中的邏輯描述是順序運(yùn)行。2.進(jìn)程是由敏感信號(hào)的變化啟動(dòng)的，若無(wú)敏感信號(hào)則在進(jìn)程中應(yīng)有WAIT語(yǔ)句激勵(lì)。3.構(gòu)造體中

29、多個(gè)進(jìn)程之間通訊是通過(guò)“信號(hào)”和共享變量值來(lái)實(shí)現(xiàn)的。即信號(hào)具有全局性，在進(jìn)程說(shuō)明中不允許定義變量子程序說(shuō)明1.由順序語(yǔ)句組成，調(diào)用前進(jìn)行初始化（若在包集合中，可直接調(diào)用）。2.有函數(shù)和過(guò)程兩部分。 49過(guò)程：格式：PROCEDURE 過(guò)程名（參數(shù)1，參數(shù)2。） 定義語(yǔ)句 BEGIN順序語(yǔ)句 END 過(guò)程名；結(jié)構(gòu)體的子結(jié)構(gòu)描述50常量?jī)H可被分配一個(gè)值，而信號(hào)和變量可以賦予一系列的值。信號(hào)和變量又有不同，賦予信號(hào)的數(shù)值要到未來(lái)的某個(gè)時(shí)刻，信號(hào)才接受當(dāng)前的數(shù)值，是全局量；而賦予變量的數(shù)值，變量立即接受當(dāng)前的數(shù)值，是局部量。VHDL數(shù)據(jù)類型和屬性在VHDL中，保持?jǐn)?shù)據(jù)的信號(hào)，變量和常量稱為目標(biāo)。每一個(gè)

30、目標(biāo)都有一種數(shù)據(jù)類型51 目標(biāo) : := ;目標(biāo)種類：信號(hào)（SIGNAL)、變量(VARIABLE)和常量 (CONSTANT)。常量定義： CONSTANT 常量名：數(shù)據(jù)類型：=表達(dá)式 CONSTANT DATD1:INTEGER:=15;變量定義： VARIABLE 變量名：數(shù)據(jù)類型：=初始值 VARIABLE a: INTEGER RANGE 0 TO 5; VARIABLE b: STD_LOGIC;信號(hào)定義： SIGNAL 變量名：數(shù)據(jù)類型：=初始值 SIGNAL a,b: INTEGER 52格式：TYPE IS ;標(biāo)量類型、復(fù)合類型、存儲(chǔ)類型和文件類型。標(biāo)量類型:包括所有的簡(jiǎn)單類

31、型：如整數(shù)、實(shí)數(shù)、枚舉、時(shí)間等；復(fù)合類型:包括數(shù)組(Array)和記錄(Record)；存儲(chǔ)類型:為給定的數(shù)據(jù)類型的數(shù)據(jù)對(duì)象提供存儲(chǔ)方式；文件類型：用于提供多值存儲(chǔ)類型；VHDL可用數(shù)據(jù)類型有四類：53 VHDL的預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型 布爾（BOOLEAN）數(shù)據(jù)類型TYPE BOOLEAN IS (false, true) ; 位（BIT）數(shù)據(jù)類型：TYPE BIT IS (0, 1) ; 位矢量（BIT_VECTOR）數(shù)據(jù)類型:基于BIT類型的數(shù)組 字符（CHARACTER）數(shù)據(jù)類型：如A 整數(shù)（INTEGER）數(shù)據(jù)類型 實(shí)數(shù)（REAL）數(shù)據(jù)類型 字符串（STRING）數(shù)據(jù)類型:如“abc”

32、時(shí)間（TIME）數(shù)據(jù)類型:包括整數(shù)和物理量單位54 IEEE的預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量標(biāo)準(zhǔn)邏輯位（STD_LOGIC）數(shù)據(jù)類型標(biāo)準(zhǔn)邏輯矢量（ STD_LOGIC_VECTOR ）數(shù)據(jù)類型 其它預(yù)定義標(biāo)準(zhǔn)數(shù)據(jù)類型無(wú)符號(hào)數(shù)據(jù)類型（UNSIGNED TYPE）有符號(hào)數(shù)據(jù)類型（SIGNED TYPE ）TYPE BIT IS (0, 1) ;TYPE STD_LOGIC IS (U, X 0, 1 Z, W L, H , -) ;U：初始值； X：不定； 0, 1 Z：高阻； W：弱信號(hào)不定； L：弱信號(hào)0；H：弱信號(hào)1；-：不可能55 VHDL的自定義數(shù)據(jù)類型枚舉：TYPE states IS (元素

33、1，元素2，。) ;整數(shù)、實(shí)數(shù)數(shù)據(jù)類型（電路特殊設(shè)計(jì)要求） TYPE data IS INTEGER range 0 to 7; 數(shù)組數(shù)據(jù)類型 TYPE data4*8 IS array(integer range 0 to 3) of std_logic_vector (7 downto 0);賦值時(shí)：SIGNAL d:data4*8BEGINd(0)=“01010010”; d(1)=“01110010”; d(2)=“01010110”; d(3)=“01011010”;格式：TYPE ， IS ;56在結(jié)構(gòu)體說(shuō)明區(qū)（ARCHITECTURE和BEGIN之間）被說(shuō)明的目標(biāo)，僅可以在此結(jié)構(gòu)

34、體中引用或在結(jié)構(gòu)體中的任何進(jìn)程語(yǔ)句中被引用，稱此目標(biāo)為局部信號(hào)。 前面已經(jīng)討論VHDL描述語(yǔ)言的組成是由程序包、實(shí)體、結(jié)構(gòu)體（結(jié)構(gòu)體中有進(jìn)程）、以及子程序而組成，不同的目標(biāo)可以在指定的組成部分內(nèi)加以說(shuō)明。 如果一個(gè)目標(biāo)在實(shí)體說(shuō)明部分被說(shuō)明，那么在本實(shí)體和本實(shí)體內(nèi)部的任何結(jié)構(gòu)體和任何進(jìn)程中都可以引用這個(gè)目標(biāo)，稱為全局信號(hào)。 數(shù)據(jù)類型的全局化和局部化57VHDL的行為描述 在VHDL硬件描述語(yǔ)言中，描述電路邏輯的程序稱為行為描述，行為描述有并行描述、進(jìn)程描述和順序描述。 三個(gè)行為即可以是相互獨(dú)立，成為單一的行為描述體，又可以相互聯(lián)系，成為混合描述體，如進(jìn)程行為描述行為之間是并行行為，進(jìn)程行為體的內(nèi)

35、部是順序行為。58由 process引導(dǎo)的語(yǔ)句稱為進(jìn)程語(yǔ)句各進(jìn)程語(yǔ)句之間為并行行為在VHDL中所有合法的順序描述語(yǔ)句都必須放在進(jìn)程語(yǔ)句中 在VHDL中，結(jié)構(gòu)體的內(nèi)部沒(méi)有規(guī)定語(yǔ)句的次序，執(zhí)行的次序僅由對(duì)語(yǔ)句中的敏感信號(hào)發(fā)生的事件決定，且語(yǔ)句是同時(shí)執(zhí)行。結(jié)構(gòu)體中并行賦值語(yǔ)句的一般格式如下： = ； 每個(gè)表達(dá)式都至少有一個(gè)敏感信號(hào)，每當(dāng)敏感信號(hào)改變其值時(shí)，就執(zhí)行這個(gè)信號(hào)賦值語(yǔ)句。59 在所有的并行語(yǔ)句中，兩個(gè)以上的并行賦值語(yǔ)句在字面上的順序并不表明它們的執(zhí)行順序。例如下面的兩個(gè)結(jié)構(gòu)體在功能上是等價(jià)的。ENTITY exe IS PORT(a1,a2:IN BIT; b1,b2:OUT BIT);EN

36、D exe;ARCHITECTURE exe_arc1 OF exe ISBEGIN b1 = a1 AND b2; b2 = NOT a1 OR a2；END exe_arc1;a1a2b1b2ARCHITECTURE exe_arc2 OF exe ISBEGIN b2 = NOT a1 OR a2； b1 = a1 AND b2;END exe_arc2;60特殊貨物運(yùn)輸車設(shè)計(jì)（PLC邏輯接口）實(shí)驗(yàn)一61控制器面板示意圖 62正常操作元件動(dòng)作順序開關(guān)打到“正?！蔽恢眯敦洠ㄕ归_）：按“卸貨”按鈕，自動(dòng)執(zhí)行下列操作1）、下平臺(tái)移出，DT1DT2通電，（相應(yīng)指示燈亮并報(bào)警）行程終點(diǎn)感應(yīng)開關(guān)（J

37、2）閉合，DT10通電減速延時(shí)碰擋鐵移出停止(DT1DT2DT10斷電，相應(yīng)指示燈滅，報(bào)警結(jié)束)2）、下平臺(tái)支腿放下，DT1DT3通電，下平臺(tái)支腿放下到位終點(diǎn)感應(yīng)開關(guān)J5指示燈亮，支腿放下停止，DT1DT3斷電；633）、上平臺(tái)移出，DT1DT4通電，（相應(yīng)指示燈亮并報(bào)警）行程終點(diǎn)感應(yīng)開關(guān)（J4）閉合，DT11通電減速延時(shí)碰擋鐵移出停止(DT1DT4DT11斷電，相應(yīng)指示燈滅，報(bào)警結(jié)束)4）、上平臺(tái)支腿放下，DT1DT5通電，上平臺(tái)支腿放下到位終點(diǎn)感應(yīng)開關(guān)（J7）指示燈亮，支腿放下停止，DT1DT5斷電；裝貨（收攏）：按“裝貨”按鈕，自動(dòng)執(zhí)行下列操作：1）、上平臺(tái)支腿收回，DT1DT9通電，上

38、平臺(tái)支腿放下到位終點(diǎn)感應(yīng)開關(guān)（J8）指示燈亮，支腿放下停止，DT1DT9斷電；642）、上平臺(tái)移入，DT1DT8通電，（相應(yīng)指示燈亮并報(bào)警）行程終點(diǎn)感應(yīng)開關(guān)（J3）閉合，DT11通電減速延時(shí)碰擋鐵移出停止(DT1DT8DT11斷電，相應(yīng)指示燈滅，報(bào)警結(jié)束) 3）、下平臺(tái)支腿收回，DT1DT7通電，下平臺(tái)支腿放下到位終點(diǎn)感應(yīng)開關(guān)J6指示燈亮，支腿放下停止，DT1DT7斷電；4）、下平臺(tái)移入，DT1DT6通電，（相應(yīng)指示燈亮并報(bào)警）行程終點(diǎn)感應(yīng)開關(guān)（J1）閉合，DT10通電減速延時(shí)碰擋鐵移出停止(DT1DT6DT10斷電，相應(yīng)指示燈滅，報(bào)警結(jié)束)65液壓原理 電路原理圖(切換到Protel99SE

39、)EDA原理圖(切換到Quartus II d:cpld nTzcpld1)66車輛數(shù)字化儀表設(shè)計(jì)（PC總線接口）圖1-2 硬件電路原理框圖CPLD EP1K30PC104總線8路報(bào)警燈輸出12路模擬量輸入溫度、壓力、電源電壓、電流（放大）通訊接口RS232C（COM1）CAN總線（COM2）供電電源DC24V輸入+5V/5A+12V/3A鍵盤輸入8路（5K上拉電阻對(duì)地）3189354閃爍電路4路頻率量輸入轉(zhuǎn)速、車速、油量4PC10424路開關(guān)量輸入溫度、壓力、氣濾報(bào)警、火警、轉(zhuǎn)向燈、炮位824硬件電路結(jié)構(gòu)67電路原理圖(切換到Protel99SE)EDA原理圖(切換到Quartus II d

40、:cpld Shziyb2)界面功能圖68FPGA/CPLD的開發(fā)軟件Altera CPLD/FPGA的以前開發(fā)軟件是MAX PlusII， 該軟件是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，其設(shè)計(jì)輸入、處理與校驗(yàn)功能全部集中在統(tǒng)一的開發(fā)環(huán)境下，它設(shè)計(jì)輸入方式有圖形輸入、文本輸入、波形輸入、狀態(tài)機(jī)設(shè)計(jì)輸入,并支持各種HDL設(shè)計(jì)輸入方式，包括VHDL、VerilogHDL、ABEL、AHDL等硬件描述語(yǔ)言。其編譯及設(shè)計(jì)處理寫仿真、定時(shí)分析、邏輯綜合與適配均為Windows圖形界面。使設(shè)計(jì)靈活、方便、高效，它有開放的界面，可與其它工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、綜合與校驗(yàn)工具相連接。設(shè)計(jì)人員可以使用Altera或標(biāo)準(zhǔn)

41、EDA設(shè)計(jì)輸入工具來(lái)建立邏輯設(shè)計(jì)，對(duì)器件設(shè)計(jì)進(jìn)行編譯，并能使用Altera校驗(yàn)工具進(jìn)行器件仿真。MAX PlusII 軟件開發(fā)平臺(tái)69 QuartusII是Altera新開發(fā)的EDA軟件設(shè)計(jì)平臺(tái)，它在一個(gè)單一、標(biāo)準(zhǔn)的設(shè)計(jì)環(huán)境里提供一整套綜合、優(yōu)化及驗(yàn)證工具，其功能十分強(qiáng)大，包括設(shè)計(jì)輸入、仿真、布局布線、NiosII嵌入式軟核、SOPC Bulider、DSPBulider等。能夠?qū)PLD和FPGA器件的最新系列進(jìn)行設(shè)計(jì)。 Quartus II軟件開發(fā)平臺(tái)FPGA/CPLD的開發(fā)軟件70Quartus開發(fā)軟件結(jié)構(gòu)71Quartus開發(fā)軟件結(jié)構(gòu)72Quartus開發(fā)軟件結(jié)構(gòu)73Quartus開發(fā)

42、軟件特性（1）基于模塊的設(shè)計(jì)方法提高工作效率 Altera Quartus II軟件特有的LogicLock模塊設(shè)計(jì)流程允許設(shè)計(jì)者單獨(dú)設(shè)計(jì)、優(yōu)化和鎖定每個(gè)模塊的性能，即使在大型Sopc設(shè)計(jì)過(guò)程中也能保持各個(gè)模塊的性能，在FPGA設(shè)計(jì)過(guò)程中引入了團(tuán)隊(duì)的設(shè)計(jì)方法。（2）更快集成IP Quartus的SOPC Builder工具針對(duì)SOPC的各種應(yīng)用自動(dòng)完成IP核（包括嵌入式處理器、協(xié)處理器、外設(shè)、存儲(chǔ)器和用戶設(shè)定的邏輯）的添加、參數(shù)設(shè)置和連接等操作。 74Quartus開發(fā)軟件特性 使設(shè)計(jì)人員能夠在幾分鐘內(nèi)將概念轉(zhuǎn)化成為真正可運(yùn)作的系統(tǒng)（硬件系統(tǒng)：HDL描述文檔和軟件開發(fā)包工具：C/C+語(yǔ)言編寫的

43、接口驅(qū)動(dòng)、庫(kù)函數(shù)和實(shí)用程序）。 （3）在設(shè)計(jì)周期的早期對(duì)I/O引腳進(jìn)行分配和確認(rèn)。 （4）存儲(chǔ)器編譯器 用戶使用Quartus軟件中提供的存儲(chǔ)器編譯器功能對(duì)Altera FPGA中的嵌入式存儲(chǔ)器進(jìn)行輕松管理，Quartus軟件的4.0版本增加了針對(duì)FIFO和RAM讀操作的基于現(xiàn)有設(shè)置的波形動(dòng)態(tài)生成功能。 75Quartus開發(fā)軟件特性 （5）支持CPLD、FPGA和基于Hard Copy的ASIC 允許設(shè)計(jì)工程師通過(guò)專用的FPGA設(shè)計(jì)軟件來(lái)進(jìn)行結(jié)構(gòu)化的ASIC設(shè)計(jì)，并且能夠?qū)υO(shè)計(jì)后的性能和功耗進(jìn)行準(zhǔn)確的計(jì)算。 （6）使用全新的命令行和腳本功能自動(dòng)化設(shè)計(jì)流程. 提供了易用的工具語(yǔ)言（TCL）界面

44、，允許用戶使用該語(yǔ)言來(lái)創(chuàng)建和定制設(shè)計(jì)流程，與第三方軟件結(jié)合進(jìn)行無(wú)接縫鏈接滿足用戶的需求. 76Quartus開發(fā)軟件特性（7） SignalTap II嵌入式邏輯分析儀 SignalTap II嵌入式邏輯分析儀是非插入式的，可升級(jí)，易于操作且對(duì)Quartus II用戶免費(fèi)的； 允許設(shè)計(jì)者利用指針的方式檢查內(nèi)部的信號(hào)狀態(tài)，幫助調(diào)試FPGA設(shè)計(jì)77SOPC Builder開發(fā)工具 是Altera公司推出的一種可加快在PLD內(nèi)實(shí)現(xiàn)嵌入式處理器相關(guān)設(shè)計(jì)的系統(tǒng)級(jí)工具，其功能與PC應(yīng)用程序中的“引導(dǎo)摸板”類似，旨在提高設(shè)計(jì)者的效率。 SOPC Builder提供了強(qiáng)大的系統(tǒng)級(jí)開發(fā)平臺(tái)，用于組建一個(gè)在模塊級(jí)

45、和組件級(jí)定義的系統(tǒng)。組件庫(kù)包含： (1)處理器：包括片內(nèi)處理器和片外處理器接口 (2)IP及外設(shè)：通用微控制器外設(shè)、通信外設(shè)、多種接口（存儲(chǔ)器、橋接、ASSP、ASIC），DSP的IP和硬件加速外設(shè) 78 其特點(diǎn)：(1):直觀的圖形用戶界面（GUI）：表單鼠標(biāo)拖放、元件池。(2):自動(dòng)生成和集成軟件與硬件 生成每個(gè)硬件部件以及連接部件的片內(nèi)總線結(jié)構(gòu)，仲裁和中斷邏輯?？煞抡娴腞IL描述（HDL）和為特定硬件配置設(shè)計(jì)的測(cè)試平臺(tái)。另外生成C和匯編頭文件，這些頭文件定義了存儲(chǔ)器映射、中斷優(yōu)先級(jí)和外設(shè)數(shù)據(jù)結(jié)構(gòu)并且當(dāng)硬件改變時(shí)，SOPC Builder會(huì)自動(dòng)修改相關(guān)頭文件。(3):開放性： SOPC Bu

46、ilder開放了硬件和軟件接口，允許第三方像Altera一樣有效地管理SOPC部件，用戶可以根據(jù)需要將自己設(shè)計(jì)的部件添加到SOPC Builder庫(kù)的列表中。 79 其優(yōu)勢(shì)：(1):在邏輯容量、存儲(chǔ)器和DSP塊以及專用 I/O標(biāo)準(zhǔn)上具有靈活性。(2):上市周期快。(3):設(shè)計(jì)有非重復(fù)性工程費(fèi)用。(4):不需要制作昂貴的設(shè)計(jì)工具。(5):風(fēng)險(xiǎn)低，用戶可以以實(shí)際的運(yùn)行頻率在硅片上驗(yàn)證他們的設(shè)計(jì)。 80Nios嵌入式處理器設(shè)計(jì)（1）2000年Altera公司推出了第一代Nios處理器（5級(jí)流水線技術(shù)、16/32位數(shù)據(jù)通道、50MIPS、16位指令集），它是基于RISC技術(shù)的通用嵌入式處理器芯片軟內(nèi)核，它特別為可編程邏輯進(jìn)行了優(yōu)化設(shè)計(jì)，為SOPC設(shè)計(jì)了一套綜合解決方案。2004年6月在Nios基礎(chǔ)上推出了新款FPGA系列的Nios嵌入式處理器，采用32位指令集結(jié)構(gòu)（ISA），有三種內(nèi)核（Nios/f、Nios/e、Nios/s）。 81Nios嵌入式處理器特性82可配置軟核嵌入式處理器的優(yōu)勢(shì) (1)合理的性能組合三種內(nèi)核供選擇超過(guò)60種sopc builder配備的內(nèi)核（處理器、外設(shè)等）無(wú)限的DMA通道組合（可連接到任何外設(shè)）可配置的硬件及軟件調(diào)試特性（