齊魯醫(yī)學(xué)Cortex微控制器軟件接口標(biāo)準(zhǔn)

1、Cortex微控制器軟件接口標(biāo)準(zhǔn)張國琛武漢理工大學(xué) UP研發(fā)中心2021/9/291CMSISCMSIS簡介CMSIS架構(gòu)CMSIS文件結(jié)構(gòu)CMSIS支持的工具鏈CMSIS中的中斷定義CMSIS中的編程約定CMSIS實(shí)例總結(jié)2021/9/292CMSIS的簡介Cortex微控制器軟件接口標(biāo)準(zhǔn)（Cortex Microcontroller Software Interface Standard）是ARM和一些編譯器廠家以及半導(dǎo)體廠家共同遵循的一套標(biāo)準(zhǔn)，是由ARM提出，專門針對CORTEX-M系列的標(biāo)準(zhǔn)。在該標(biāo)準(zhǔn)的約定下，ARM和芯片廠商會(huì)提供一些通用的API接口來訪問CORTEX內(nèi)核以及一些專用

2、外設(shè)，以減少更換芯片以及開發(fā)工具等移植工作所帶來的金錢以及時(shí)間上的消耗。只要都是基于M3的芯片，代碼均是可以復(fù)用的。2021/9/293CMSIS簡介 根據(jù)近期的研究調(diào)查，發(fā)現(xiàn)在嵌入式開發(fā)領(lǐng)域，軟件的花費(fèi)在不斷提高，相反硬件的花費(fèi)卻逐年降低，因此嵌入式領(lǐng)域的公司，越來越把精力放到了軟件上，但軟件在更換芯片或是開發(fā)工具的更新?lián)Q代中，代碼的重用性不高，隨著CORTEX-M3處理器大量投放市場，ARM意識到建立一套軟件開發(fā)標(biāo)準(zhǔn)的重要性，因此CMSIS應(yīng)運(yùn)而生。2021/9/294CMSIS的架構(gòu)CMSIS可以分為以下3個(gè)基本功能層核內(nèi)外設(shè)訪問層 Core Peripheral Access Laye

3、r (CPAL)中間件訪問層 Middleware Access Layer (MWAL)設(shè)備訪問層 Device Peripheral Access Layer (DPAL)2021/9/295CMSIS架構(gòu)CMSIS的架構(gòu)如下圖所示：2021/9/296CMSIS架構(gòu)Core Peripheral Access Layer (CPAL) 該層用來定義一些CORTEX-M處理器內(nèi)部的一些寄存器地址以及功能函數(shù)。如對內(nèi)核寄存器，NVIC，調(diào)試子系統(tǒng)的訪問。一些對特殊用途寄存器的訪問被定義成內(nèi)聯(lián)函數(shù)或是內(nèi)嵌匯編的形式。 該層的實(shí)現(xiàn)由ARM提供。Middleware Access Layer (M

4、WAL) 該層定義訪問中間件的一些通用API，該層也由ARM負(fù)責(zé)實(shí)現(xiàn)，但芯片廠商需要根據(jù)自己的設(shè)備特性進(jìn)行更新。目前該層仍在開發(fā)中，還沒有更進(jìn)一步的消息。Device Peripheral Access Layer (DPAL) 該層和CPAL層類似，用來定義一些硬件寄存器的地址以及對外設(shè)的訪問函數(shù)。另外芯片廠商還需要對異常向量表進(jìn)行擴(kuò)展，以實(shí)現(xiàn)對自己設(shè)備的中斷處理。該層可引用CPAL層定義的地址和函數(shù)，該層由具體的芯片廠商提供。 2021/9/297CMSIS文件結(jié)構(gòu)CMSIS首先對文件名的定義給出了標(biāo)準(zhǔn)core_cm3.h Cortex-M3 global declarations and

5、 definitions, static function definitionscore_cm3.c Cortex-M3 global definitions.h Top-level header file (device specific). To be included by application code.Includes core_cm3.h and system_.hsystem_.h Device specific declarationssystem_.c Device specific definitions, e.g. SystemInit() 應(yīng)用程序只需包含.h 即可

6、。2021/9/298 以STM32為例，來看下相關(guān)的文件名定義，以及它們的相互關(guān)系。 2021/9/299由于CORTEX-M3有一些可選硬件如MPU，在中包含core_cm3.h和system_.h時(shí)需注意以下一點(diǎn)，以STM32.h為例。/* Configuration of the Cortex-M3 Processor and Core Peripherals */#define _MPU_PRESENT 0 /*! STM32 does not provide a MPU present or not*/#define _NVIC_PRIO_BITS 4 /*! STM32 uses

7、 4 Bits for the Priority Levels */#define _Vendor_SysTickConfig 0 /*! Set to 1 if different SysTick Config is used */#include core_cm3.h /* Cortex-M3 processor and core peripherals */#include system_stm32.h /* STM32 System */即需定義以上三個(gè)宏之后，在包含相應(yīng)的頭文件，因?yàn)檫@些頭文件中用到了這些宏。注意：如果_Vendor_SysTickConfig 被定義為1，則在cm3

8、_core.h中定義的SysTickConfig()將不被包含，因此廠商必須在中給以實(shí)現(xiàn)。2021/9/2910CMSIS支持的工具鏈CMSIS目前支持三大主流的工具鏈，即ARM RealView (armcc), IAR EWARM (iccarm), and GNU Compiler Collection (gcc). 在core_cm3.h中有如下定義： /* define compiler specific symbols */ #if defined ( _CC_ARM ) #define _ASM _asm /*! asm keyword for armcc */ #define

9、_INLINE _inline /*! inline keyword for armcc */ #elif defined ( _ICCARM_ ) #define _ASM _asm /*! asm keyword for iarcc */ #define _INLINE inline /*! inline keyword for iarcc. Only avaiable in High optimization mode! */ #define _nop _no_operation /*! no operation intrinsic in iarcc */ #elif defined (

10、 _GNUC_ ) #define _ASM asm /*! asm keyword for gcc */ #define _INLINE inline /*! inline keyword for gcc #endif2021/9/2911MISRA-C CMSIS要求定義的API以及編碼與MISRA- C 2004規(guī)范兼容。MISRA-C是由Motor Industry Software Reliability Association提出的，意在增加代碼的安全性，該規(guī)范提出了一些標(biāo)準(zhǔn)。如Rule 12. 不同名空間中的變量名不得相同。 Rule 13. 不得使用char, int, flo

11、at, double, long等基本類型，應(yīng)該用自己定義的類型顯示表示類型的大小，如CHAR8, UCHAR8, INT16, INT32, FLOAT32, LONG64, ULONG64等。Rule 37. 不得對有符號數(shù)施加位操作，例如 1 4 將被禁止，必須寫 1UL 4; 2021/9/2912CMSIS中的中斷定義中斷號的定義，在中typedef enum IRQn/* Cortex-M3 Processor Exceptions Numbers *、NonMaskableInt_IRQn = -14, /*! 2 Non Maskable Interrupt */MemoryM

12、anagement_IRQn = -12, /*! 4 Cortex-M3 Memory Mgmt Interrupt */BusFault_IRQn = -11, /*! 5 Cortex-M3 Bus Fault Interrupt */UsageFault_IRQn = -10, /*! 6 Cortex-M3 Usage Fault Interrupt */SVCall_IRQn = -5, /*! 11 Cortex-M3 SV Call Interrupt */DebugMonitor_IRQn = -4, /*! 12 Cortex-M3 Debug Monitor Interr

13、upt */PendSV_IRQn = -2, /*! 14 Cortex-M3 Pend SV Interrupt */SysTick_IRQn = -1, /*! 15 Cortex-M3 System Tick Interrupt */* Device specific Interrupt Numbers */UART_IRQn = 0, /*!AIRCR, GPIOB, LDMIAEQ外設(shè)訪問函數(shù)以及中斷和中斷處理函數(shù)用大小寫（“CamelCase）定義例如：SysTickConfig(),DebugMonitor_IRQn對一些外設(shè)的操作函數(shù)前面講相應(yīng)的前綴例如：ITM_SendCh

14、ar(),NVIC_SystemReset()2.注釋/* brief Enable Interrupt in NVIC Interrupt Controller* param IRQn_Type IRQn specifies the interrupt number* return none* Enable a device specific interupt in the NVIC interrupt controller.* The interrupt number cannot be a negative value.*/2021/9/2915CMSIS實(shí)例#include stm32.h#include main.hvolatile unsigned int seconds=0;int main(void) SystemInit(); if (SysTick_Config(Sys