《數(shù)字電子技術(shù)項目教程-》高職配套教學(xué)課件

項目一簡易表決器的制作

在日常生活中，經(jīng)常要對某個事件進行表決，實現(xiàn)這種表決功能的邏輯關(guān)系為表決邏輯，實現(xiàn)表決邏輯功能的電路稱之為表決器。本項目是采用74LS138譯碼器、74LS20與非門制作簡易的三人表決器，該表決器能夠?qū)崿F(xiàn)三人表決的功能，并通過指示燈點亮的方式顯示表決結(jié)果，本項目制作的目的是通過簡易表決器的制作引導(dǎo)同學(xué)們學(xué)習數(shù)字電路的基礎(chǔ)知識和掌握其應(yīng)用，讓同學(xué)們了解簡易表決器的工作原理以及制作方法。學(xué)習要點數(shù)字電路基礎(chǔ)知識（數(shù)制及其之間相互轉(zhuǎn)換、邏輯函數(shù)、邏輯表達式化簡等）；

門電路；

；組合邏輯電路的分析與設(shè)計；

表決器相關(guān)電路基礎(chǔ)知識；表決器電路的設(shè)計方法；1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號

電子線路中所分析的信號可分為兩類，一類是隨時間連續(xù)變化的模擬信號，另一類是離散的不連續(xù)變化的數(shù)字信號。一般模擬信號要用模擬電路處理，數(shù)字信號要用數(shù)字電路處理。模擬電路和數(shù)字電路的功能不同，分析問題的方法也不相同。從整體上講，根據(jù)功能不同特點，數(shù)字電路又分為組合邏輯電路與時序邏輯電路兩大類。

1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號

所謂脈沖信號，是指在短時間內(nèi)作用于電路的離散的電流和電壓信號。如圖1-1所示是最常見的矩形波和尖頂波。(a)矩形波(b)尖頂波圖1-1常見的脈沖波形1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號（1）脈沖信號的參數(shù)圖1-1（a）是理想矩形脈沖的波形，它從一種狀態(tài)變化到另一種狀態(tài)不需要時間。而實際矩形脈沖波形與理想波形是不同的。下面以如圖1-2所示的實際矩形脈沖波形為例來說明描述脈沖信號的各種參數(shù)。

圖1-2實際的矩形脈沖波形1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號脈沖幅值Um：是脈沖信號從一種狀態(tài)變化到另一種狀態(tài)的最大變化幅度。脈沖前沿tr：信號由幅值的10%上升到幅值的90%所需的時間，稱為脈沖信號的前沿。脈沖后沿tf：信號由幅值的90%下降到幅值的10%所需的時間，稱為脈沖信號的后沿。脈沖寬度tw：由信號前沿幅值的50%變化到后沿幅值的50%所需的時間，稱為脈沖信號的寬度。脈沖周期T：周期性變化的脈沖信號完成一次變化所需的時間，稱為脈沖信號的周期。脈沖信號的頻率f：單位時間內(nèi)脈沖信號變化的次數(shù)。

1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號（2）正、負脈沖信號脈沖信號可以分為正脈沖和負脈沖兩種。變化后比變化前的電平值高的脈沖信號稱為正脈沖，如圖1-3（a）所示；變化后比變化前的電平值低的脈沖信號稱為負脈沖，如圖1-3（b）所示。

圖1-3理想正、負脈沖波形1.1數(shù)字電路的概念1.脈沖信號和數(shù)字信號（3）數(shù)字信號所謂數(shù)字信號，是指可以用兩種邏輯電平0和1來描述的信號。邏輯電平0和1不表示具體的數(shù)量而是一種邏輯值。若邏輯電路中的高電平用邏輯1表示、低電平用邏輯0表示時，稱之為正邏輯；若高電平用邏輯0表示、低電平用邏輯1表示時，稱之為負邏輯。

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制（1）數(shù)制所謂數(shù)制就是記數(shù)的方法。在生產(chǎn)實踐中，人們經(jīng)常采用位置記數(shù)法，即將表示數(shù)字的數(shù)碼從左至右排列起來。常用的有十進制、二進制和十六進制等。①十進制十進制是用十個不同的數(shù)碼0，1，2，3，···，9來表示數(shù)的，其記數(shù)規(guī)律是“逢十進一”，即9+1=10，采用的是以10為基數(shù)的記數(shù)體制。任何一個十進制數(shù)都可以寫成以10為底的冪之和的形式：

（1.1）

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制②二進制二進制的數(shù)碼為0、1，基數(shù)為2，其記數(shù)規(guī)律是“逢二進一”，即1+1=10，（必須注意，這里的“10”與十進制數(shù)的“10”是完全不同的）。其按權(quán)展開式為：

(1.2)

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制③十六進制十六進制是以16為基數(shù)的記數(shù)體制，它采用的數(shù)碼為0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F(xiàn)。符號A~F分別代表十進制的10~15，記數(shù)規(guī)律為“逢十六進一”，其按權(quán)展開式為：(1.3)

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制④幾種數(shù)制之間的轉(zhuǎn)換非十進制數(shù)轉(zhuǎn)換為十進制數(shù)可以將非十進制數(shù)寫為按權(quán)展開式，得出其相加的結(jié)果，就是與其對應(yīng)的十進制數(shù)。[例1-1](1001.01)2=1×23+0×22+0×21+1×20+0×2-1+1×2-2=23+20+2-2=(9.25)10[例1-2](174)16=1×162+7×161+4×160=256+112+4=(372)10

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制十進制轉(zhuǎn)換為非十進制整數(shù)部分可用“除基取余法”，即將原十進制數(shù)連續(xù)除以要轉(zhuǎn)換的記數(shù)體制的基數(shù)，每次除完所得余數(shù)就作為要轉(zhuǎn)換數(shù)的數(shù)碼，先得到的余數(shù)作為轉(zhuǎn)換數(shù)的低位，后得到的為高位，直到除得的余數(shù)為0為止，這種方法可概括為“除基取余，倒序排列”。[例1-3](26)10=()2=()16226余數(shù)······0213······126······023······121······10所以(26)10=(1010)2

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制同理，欲將(26)10轉(zhuǎn)換為十六進制數(shù)，有

1626余數(shù)······A161······10所以，(26)10=(1A)16

1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制十進制轉(zhuǎn)換為十六進制除了用“除基取余法”直接求解外，也可利用十六進制數(shù)與二進制數(shù)的對應(yīng)關(guān)系，由二進制數(shù)轉(zhuǎn)換為十六進制數(shù)。因為每一位十六進制數(shù)都可以用4位二進制數(shù)來表示，所以可將二進制數(shù)從低位向高位每4位一組寫出各組的值，從左到右讀寫，就是十六進制數(shù)。在將二進制數(shù)按4位一組劃分字節(jié)時最高位一組位數(shù)不夠時可用0補齊。例如：(81)10=(1010001)2=(51)161.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制十進制小數(shù)部分轉(zhuǎn)換為其它進制小數(shù)可采用“乘基取整法”，即將原十進制純小數(shù)乘以要轉(zhuǎn)換的數(shù)制的基數(shù)，取其積的整數(shù)部分作為系數(shù)，剩余的純小數(shù)部分再乘基數(shù)，先得到的整數(shù)作為轉(zhuǎn)換數(shù)的高位，后得到的為低位，直至其純小數(shù)部分為0或到一定精度為止。這種方法可概括為“乘基取整，順序排列”。[例1-4]將(0.875)10轉(zhuǎn)換為二進制數(shù)。整數(shù)0.875×2=1.750······10.750×2=1.500······10.500×2=1.000······1所以(0.875)10=(0.111)21.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制（2）碼制碼制是指用二進制代碼表示數(shù)字或符號的編碼方法。十進制數(shù)碼（0～9）是不能在數(shù)字電路中運行的，必須將其轉(zhuǎn)換為二進制數(shù)。用二進制碼表示十進制碼的編碼方法稱為二－十進制碼，即BCD碼。常用的BCD碼幾種編碼方式如表1.1所示。1.1數(shù)字電路的概念2.幾種常用的數(shù)制和碼制表1.1常用的BCD碼的幾種編碼方式1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)邏輯代數(shù)與普通代數(shù)一樣，也是用字母表示變量，但是變量的取值只有0和1。這里的0和1并不表示數(shù)量的大小，而是兩種對立的邏輯狀態(tài)，例如，“是”與“不是”，“通”與“斷”等。0和1的含義要根據(jù)所研究的具體事件來確定。1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)（1）基本的邏輯運算基本的邏輯關(guān)系有三種：邏輯與、邏輯或、邏輯非。與之相對應(yīng)，邏輯代數(shù)也有三種基本的運算，即與運算、或運算和非運算。邏輯與運算可表示為：

F=A·B(其中的“·”表示邏輯乘，一般可以省略不寫)邏輯或運算可表示為：

F=A+B邏輯非運算可表示為：

F=1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)（1）基本的邏輯運算基本邏輯運算的法則如表1.2所示。表1.2基本邏輯運算的法則1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)（2）邏輯代數(shù)的基本定律根據(jù)邏輯代數(shù)的基本運算法則，可以推導(dǎo)出如下基本定律：交換律結(jié)合律分配律1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)（2）邏輯代數(shù)的基本定律根據(jù)邏輯代數(shù)的基本運算法則，可以推導(dǎo)出如下基本定律：吸收律

反演律1.2邏輯代數(shù)與邏輯函數(shù)

1.邏輯代數(shù)（3）幾種常用的邏輯運算除了基本的邏輯運算以外，在研究邏輯問題時還常用到與非、或非、異或、同或等邏輯運算。與非運算或非運算異或運算同或運算1.2邏輯代數(shù)與邏輯函數(shù)

2.邏輯函數(shù)及其表示法

（1）邏輯函數(shù)任何一個具體的邏輯因果關(guān)系都可以用一個確定的邏輯函數(shù)來描述。有了邏輯函數(shù)就可以方便地研究各種復(fù)雜的邏輯問題。下面用圖1-4所示的指示燈控制電路來說明邏輯函數(shù)的實際意義。首先確定各邏輯值的含義：設(shè)開關(guān)閉合為1，斷開為0；燈亮為1，燈滅為0。用A、B作為開關(guān)S1、S2的狀態(tài)變量，用F作為燈H的狀態(tài)變量。圖1-4指示燈控制電路1.2邏輯代數(shù)與邏輯函數(shù)

2.邏輯函數(shù)及其表示法

對圖1-4（a）所示的電路，只有當開關(guān)S1與S2都閉合，即A與B均為1時，F(xiàn)才能為1，燈才能亮。所以燈和開關(guān)之間的邏輯關(guān)系為邏輯與，表示為F=AB。顯然，用這個函數(shù)可以描述電路的實際邏輯關(guān)系。對圖1-4（b）所示電路，只要開關(guān)S1或S2有一個閉合，即A或B中有一個為1時，F(xiàn)就能為1，燈就能亮。所以燈和開關(guān)之間的邏輯關(guān)系為邏輯或，表示為F=A+B。對圖1-4（c）所示電路，當開關(guān)S1斷開時燈亮，當開關(guān)S1閉合時燈滅。因此，燈和開關(guān)之間的邏輯關(guān)系為邏輯非，表示為F=。1.2邏輯代數(shù)與邏輯函數(shù)

2.邏輯函數(shù)及其表示法

（2）邏輯函數(shù)的表示方法

任何邏輯函數(shù)都可以用邏輯表達式、邏輯符號圖(簡稱邏輯圖)、真值表和卡諾圖四種形式來表示，對于同一個邏輯函數(shù)，它的幾種表示方法是可以相互轉(zhuǎn)換的。用邏輯表達式、邏輯圖和真值表三種形式表示的邏輯函數(shù)，其對應(yīng)關(guān)系如表1.3所示。1.2邏輯代數(shù)與邏輯函數(shù)

2.邏輯函數(shù)及其表示法

表1.3常用邏輯函數(shù)的幾種表示方法1.2邏輯代數(shù)與邏輯函數(shù)

3.邏輯函數(shù)表示形式的變換

同一個邏輯函數(shù)可以用邏輯表達式、真值表和邏輯圖三種形式中的任意一種來表示。邏輯表達式又有多種形式，如：與或表達式、或與表達式、與非-與非表達式、或非-或非表達式、與或非表達式等。因此，對同一個邏輯函數(shù)，根據(jù)需要可以采用任一種形式來表示，各種形式之間也可以相互轉(zhuǎn)換。下面介紹常用的幾種轉(zhuǎn)換。1.2邏輯代數(shù)與邏輯函數(shù)

3.邏輯函數(shù)表示形式的變換

（1）由真值表轉(zhuǎn)換到與或表達式和邏輯圖由真值表轉(zhuǎn)換到與或表達式是經(jīng)常要進行的工作。其方法是：將其值表中每一組使輸出函數(shù)值為1的輸入變量都寫成一個乘積項，在這些乘積項中，取值為1的變量，則該因子寫成原變量，取值為0的變量，則該因子寫成反變量，將這些乘積項相加，就得到了函數(shù)的與或表達式。例如，將異或邏輯的真值表轉(zhuǎn)換成與或邏輯表達式時，由表1.3的真值表可知，能使F為l的A和B取值的組合有兩種：其一是A=0，B=1，將A取反再與B相與可得B；其二是A=l，B=0，將B取反再與A相與可得A。將兩個與項(B和A)邏輯或，便得到其對應(yīng)的邏輯表達式為F=A+B。1.2邏輯代數(shù)與邏輯函數(shù)

3.邏輯函數(shù)表示形式的變換

有了邏輯表達式，按照先與后或的運算順序，用邏輯符號表示并正確連接起來就可以畫出如圖1-5所示的邏輯圖。圖1-5異或邏輯電路圖1.2邏輯代數(shù)與邏輯函數(shù)

3.邏輯函數(shù)表示形式的變換

（2）由邏輯表達式轉(zhuǎn)換到真值表由邏輯表達式轉(zhuǎn)換到真值表也是經(jīng)常要進行的工作。其方法是：把函數(shù)中變量各種取值的組合有序地填入真值表中(有n個變量時，變量取值的組合有2n個)，再計算出變量各組取值時對應(yīng)的函數(shù)值，并填入表中，就完成了轉(zhuǎn)換。例如，將異或邏輯表達式轉(zhuǎn)換成真值表。異或邏輯表達式為，當真值表中A填0，B填0時，計算表達式中第一項的值是0，第二項的值是0，兩個與項邏輯值相加為0。所以對A和B的這一組取值，真值表中F的值填0。按上述方法將A和B取值的四種組合逐一填入真值表中，就完成了轉(zhuǎn)換。1.2邏輯代數(shù)與邏輯函數(shù)

4.邏輯表達式的變換

對于一個邏輯函數(shù)，當用不同電路來實現(xiàn)時，其邏輯表達式的形式也不同，這時就需要將邏輯表達式進行變換。下面的兩個例子是常用的變換。[例1-5]

將與或表達式變成與非－與非表達式。解:(利用)

(利用)1.2邏輯代數(shù)與邏輯函數(shù)

4.邏輯表達式的變換

[例1-6]

將與非-與非表達式變成與或表達式。解：

(利用)1.3邏輯函數(shù)的化簡在分析和設(shè)計邏輯電路時，同一種邏輯功能可以用多種不同的邏輯電路實現(xiàn)，有的簡單，有的復(fù)雜。為了便于了解函數(shù)的邏輯功能，或者為了使實現(xiàn)該函數(shù)的電路更為簡單，常需對函數(shù)進行化簡。經(jīng)過化簡后的邏輯電路，不止可以少用元件，電路的可靠性也會提高。邏輯函數(shù)的化簡常用的方法有邏輯代數(shù)法（也稱公式法）和卡諾圖法兩種。(1)應(yīng)用邏輯代數(shù)運算法則化簡用邏輯代數(shù)法化簡時必須熟練掌握邏輯代數(shù)的基本運算法則和定律1.3邏輯函數(shù)的化簡

[例1-7]

化簡表達式解：

（利用）

1.3邏輯函數(shù)的化簡

[例1-8]

化簡表達式解：

（利用1+A=1）

（利用

1.3邏輯函數(shù)的化簡

[例1-9]

化簡表達式解：

（利用1+A=1）

（利用

1.3邏輯函數(shù)的化簡

(2)邏輯函數(shù)的卡諾圖化簡法代數(shù)化簡法需要使用者熟練地掌握公式，并具有一定的技巧，還需要對所得的結(jié)果是否是最簡式有判斷力，所以在化簡較復(fù)雜的邏輯函數(shù)時此方法有一定的難度。在實踐中人們還找到了一些其它的方法，其中最常用的是卡諾圖化簡法，它比較適用于四變量以內(nèi)的邏輯函數(shù)的化簡。

1.3邏輯函數(shù)的化簡

(2)邏輯函數(shù)的卡諾圖化簡法①邏輯函數(shù)的最小項及最小項表達式對于n個變量函數(shù)，如果其與或表達式的每個乘積項都包含n個因子，而這n個因子分別為n個變量的原變量或反變量，每個變量在乘積項中僅出現(xiàn)一次，這樣的乘積項稱為函數(shù)的最小項，這樣的與或式稱為最小項表達式。由函數(shù)的真值表可直接寫出函數(shù)的最小項表達式，即將真值表中所有使函數(shù)值為1的各組變量的取值組合以乘積項之和的形式寫出來，在乘積項中，變量取值為1的寫原變量文字符號，變量取值為0寫反變量文字符號。例如對表1.5已給出真值表的邏輯函數(shù)所對應(yīng)的最小項表達式為：（1.4）

1.3邏輯函數(shù)的化簡

(2)邏輯函數(shù)的卡諾圖化簡法表1.5F函數(shù)的真值表

最小項的編號：一個n變量函數(shù)，最小項的數(shù)目為2n，為了表示方便，最小項常以代號的形式寫為mi，m代表最小項，下標i為最小項的編號。i是n變量取值組合排成二進制數(shù)所對應(yīng)的十進制數(shù)。例如,記為m1，記為m6等?，F(xiàn)將三變量的最小項編號列與表1.6中。01.3邏輯函數(shù)的化簡表1.6三變量的最小項編號

有了最小項編號，函數(shù)表達式就可以用代號來書寫。如式（1.4）可寫為：

1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法①卡諾圖的畫法規(guī)則將n變量函數(shù)填入一個矩形或正方形的二維空間即一個平面中，把矩形或正方形等分為2n個小方格，這些小方格分別代表n變量函數(shù)的2n個最小項，每個最小項占一格。在畫卡諾圖時，標注變量區(qū)域劃分的方法是分別以各變量將矩形或正方形的有限平面一分為二，其中一半定為原變量區(qū)，在端線外標原變量符號并寫為1，另一半定為反變量區(qū)(可不標反變量符號)并寫為0，即一個變量的原變量和反變量各有獨立區(qū)域，不能重復(fù)，這樣綜合起來就是一個含有2n個小方格的方格圖。各小方格按端線外標注的文字和數(shù)字符號也就分別代表了相應(yīng)的最小項，人們可以按著對號入座的方式將最小項填入卡諾圖。

1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法圖1-19給出了二變量、三變量和四變量卡諾圖的畫法。圖1-19卡諾圖畫法規(guī)則(a)二變量(b)三變量(c)四變量1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法②用卡諾圖表示邏輯函數(shù)既然任何一個邏輯函數(shù)都可以寫成與或表達式，能表示為若干最小項之和的形式，而最小項在卡諾圖中又都有相應(yīng)的位置，那么自然也就可以用卡諾圖來表示邏輯函數(shù)了。具體做法是：如果邏輯函數(shù)為最小項表達式，就在卡諾圖上把式中各最小項所對應(yīng)的小方格內(nèi)填入1，其余的方格填入0，這樣就得到表示邏輯函數(shù)的卡諾圖了。1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法[例1-10]

用卡諾圖表示邏輯函數(shù)解：因為函數(shù)F為四變量最小項表達式，應(yīng)首先確定各最小項編號，并將函數(shù)寫為的形式，有

然后畫出四變量卡諾圖，將對應(yīng)于函數(shù)式中各最小項的方格位置上填入1，其余方格位置上填入0，就得到了如圖1-20所示的函數(shù)F的卡諾圖。1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法[例1-10]

用卡諾圖表示邏輯函數(shù)解：因為函數(shù)F為四變量最小項表達式，應(yīng)首先確定各最小項編號，并將函數(shù)寫為的形式，有

圖1-20[例1-10]函數(shù)F的卡諾圖1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法[例1-11]已知邏輯函數(shù)F的卡諾圖如圖1-21所示，試寫出F的函數(shù)式。圖1-21[例1-11]函數(shù)F的卡諾圖解：因為F等于卡諾圖中填入1的那些最小項之和，所以1.3邏輯函數(shù)的化簡（2）邏輯函數(shù)的卡諾圖表示方法[例1-12]

試將函數(shù)填入卡諾圖解：首先將F變換為與或式然后在四變量卡諾圖中將每個乘積項各因子共同占有的區(qū)域填入1，其余的填0，就得到了F的卡諾圖，如圖1-22所示。圖1-22[例1-12]函數(shù)F的卡諾圖1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)用卡諾圖化簡邏輯函數(shù)的步驟

①首先將邏輯函數(shù)變換為與或表達式。②畫出邏輯函數(shù)的卡諾圖。③將2n個為1的相鄰方格分別畫方格群，整理每個方格群的公因子，作為乘積項。④將整理后的乘積項加起來，就是化簡后的與或式。1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)在利用卡諾圖進行邏輯函數(shù)化簡時應(yīng)注意遵循下列幾項原則，以保證化簡結(jié)果準確、無遺漏。

◆所謂2n個1相鄰畫一個方格群是指n=0，1，2，3，4時分別為一個1,兩個1，四個1，八個1，十六個1相鄰構(gòu)成方形(或矩形)，可以用包圍圈將這些1圈起來，形成方格群，這包括上下、左右、相對邊界、四角等各種相鄰的情況(把卡諾圖看成是封閉的圖形，幾何相鄰的最小項也是邏輯相鄰的)，如圖1-24所示。

◆包圍圈越大，即方格群中包含的最小項(2n個)越多，公因子越少，化簡結(jié)果越簡單。1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)在利用卡諾圖進行邏輯函數(shù)化簡時應(yīng)注意遵循下列幾項原則，以保證化簡結(jié)果準確、無遺漏。

◆在畫包圍圈時，最小項可以被重復(fù)包圍(因為A+A=A)，但每個方格群至少要有一個最小項與其它方格群不重復(fù)，以保證該化簡項的獨立性。

◆必須把組成函數(shù)的全部最小項都圈完，為了不遺漏，一般應(yīng)先圈定孤立項，再圈只有一種合并方式的最小項。

◆方格群的個數(shù)越少，化簡后的乘積項就越少。1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)

[例1-13]

利用圖形法化簡函數(shù)解：（1）先把函數(shù)F填入四變量卡諾圖，如圖1-25所示。（2）畫包圍圈。從圖中看出，m(6，7，14，15)不必再圈了，盡管這個包圍圈最大，但它不是獨立的，這四個最小項已被其它四個方格群全圈過了。

圖1-25[例1-13]的卡諾圖1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)

[例1-13]

利用圖形法化簡函數(shù)解：（3）提取每個包圍圈中最小項的公因子構(gòu)成乘積項，然后將這些乘積項相加得到簡化的與或表達式

1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)

[例1-14]

利用卡諾圖法將下式化為最簡與或邏輯式解:（1）首先將函數(shù)F填入四變量卡諾圖，如圖1-26所示。（2）畫方格群。

圖1-26[例1-14]的卡諾圖1.3邏輯函數(shù)的化簡（3）用卡諾圖法化簡邏輯函數(shù)

[例1-14]

利用卡諾圖法將下式化為最簡與或邏輯式解:（3）整理每個方格群的公因子作為乘積項。

（4）將上一步驟中各乘積項加起來，得到最簡與或函數(shù)式為圖1-26[例1-14]的卡諾圖1.4門電路在集成技術(shù)迅速發(fā)展和廣泛應(yīng)用的今天，分立元件門電路已經(jīng)很少有人使用，但不管功能多么強、結(jié)構(gòu)多么復(fù)雜的集成門電路，都是以分立元件門電路為基礎(chǔ)，經(jīng)過改造演變而來的。了解分立元件門電路的工作原理，有助于學(xué)習和掌握集成門電路。分立元件門電路包括二極管門電路和三極管門電路兩類。1.4門電路1.分立元件門電路（1）二極管門電路①二極管與門圖1-28(a)所示是用二極管組成的與門電路。由圖可知，輸入信號A和B中只要有一個為0，則與該輸入端相連的二極管必然因獲得正偏電壓而導(dǎo)通，使輸出端F為0；只有A和B全為1時，F(xiàn)才為1。輸出F與輸入A、B之間符合“與”的邏輯關(guān)系，即該電路能實現(xiàn)“與”邏輯運算，所以叫“與門”電路。圖1-28(a)二極管與門1.4門電路1.分立元件門電路（1）二極管門電路①二極管與門根據(jù)邏輯式，不難畫出在給定輸入波形下的輸出波形，如圖1-28(b)所示。圖1-28(b)二極管與門波形圖1.4門電路1.分立元件門電路（1）二極管門電路①二極管或門二極管或門電路如圖1-27(a)所示，輸入信號A和B中只要有一個為l，相應(yīng)的二極管就會導(dǎo)通，輸出F就為1；只有A和B全為0時，F(xiàn)才為0。輸出F與輸入A、B之間符合“或”的邏輯關(guān)系，即該電路能實現(xiàn)“或”邏輯運算，所以叫“或門”電路，其邏輯式為。波形圖舉例如圖1-29(b)所示。圖1-29(a)二極管或門圖1-29(b)二極管或門波形圖1.4門電路1.分立元件門電路（2）三極管門電路①三極管非門如圖1-30所示，當輸入信號A為0時，三極管不通，輸出F為l；當A為1時，三極管飽和導(dǎo)通，F(xiàn)為0。輸出F與輸入A之間符合“非”的邏輯關(guān)系，即該電路能實現(xiàn)“非”邏輯運算，所以叫“非門”電路。圖1-30三極管非門1.4門電路1.分立元件門電路（2）三極管門電路②與非門和或非門與非門將二極管與門和反相器連接起來，就可以構(gòu)成如圖1-31所示的與非門。在圖中輸入端A和B中只要有一個為0，三極管截止，輸出F為l；只有A和B全為1，三極管飽和導(dǎo)通，輸出F為0。輸出F與輸入A，B之間符合“與非”的邏輯關(guān)系，即該電路能實現(xiàn)“與非”邏輯運算，所以叫“與非門”電路，其邏輯表達式為圖1-31與非門1.4門電路1.分立元件門電路（2）三極管門電路②與非門和或非門或非門將二極管或門和反相器連接起來，就構(gòu)成了如圖1-32所示的或非門。在圖中，輸入A和B中只要有一個為l，三極管飽和導(dǎo)通，輸出F為0；只有A和B全為0，三極管截止，而輸出F為l。輸出F與輸入A和B之間符合“或非”的邏輯關(guān)系，即該電路能實現(xiàn)“或非”邏輯運算，所以叫“或非門”電路，其邏輯表達式為。圖1-32或非門1.4門電路2.集成邏輯門電路分立元件的門電路體積大，可靠性差。而集成門電路不僅微型化、可靠性高、耗電小，而且速度高，便于多級連接。目前使用較多的集成門電路有兩大類，一類是輸入端和輸出端均由三極管構(gòu)成，稱為三極管-三極管邏輯電路，簡稱TTL電路，另一類是由CMOS器件組成的邏輯電路。為了正確地使用集成門電路，不僅要掌握其邏輯功能，還要了解它們的特性和主要參數(shù)。1.4門電路2.集成邏輯門電路

TTL門電路在雙極型集成邏輯門電路中應(yīng)用最廣泛的是TTL門電路。目前國產(chǎn)的TTL門電路有54/74、54/74H、54/74S、54/74LS、54/74AS、54/74ALS等六大系列。在TTL門電路中，集成與非門是常用的門電路。下面我們來分析TTL與非門的工作原理以及它是如何實現(xiàn)“與非”邏輯功能的。1.4門電路2.集成邏輯門電路（1）TTL與非門的工作原理①電路結(jié)構(gòu)

圖1-3354/74系列TTL與非門典型電路1.4門電路2.集成邏輯門電路（1）TTL與非門的工作原理②工作原理

設(shè)入端A、B的輸入信號UI的高、低電平分別為UIH=3.4V，UIL=0.3V。當入端A、B中有低電平時，T1管對應(yīng)的發(fā)射結(jié)導(dǎo)通，T1的基極電位被鉗位于1V左右。這一電壓被分配給T1的集電結(jié)、T2的發(fā)射結(jié)及T5的發(fā)射結(jié)，顯然這三個PN結(jié)都不具備導(dǎo)通條件，T2、T5都是截止的。此時，+UCC經(jīng)R1流入T1的基極電流較大，而T1的集電極回路電阻為R2與T2集電結(jié)反偏電阻之和，阻值非常大，故IC1很小，所以T1工作于深度飽和狀態(tài)，UCE(sat)≈0V，由于T2截止，UC2為高電平，近于5V，UE2為低電平，T3、T4導(dǎo)通，T5截止，輸出為高電平UOH。其值為：

UOH=UCC－IB3

R2－UBE3－UBE4≈3.4V1.4門電路2.集成邏輯門電路（1）TTL與非門的工作原理②工作原理

當A、B同時為高電平時，如果沒有T2、T5的存在，T1的基極電位將為UIH+UBE=（3.4+0.7）V=4.1V，現(xiàn)在這一電壓分配給T1的集電結(jié)、T2的發(fā)射結(jié)和T5的發(fā)射結(jié)，UCC通過R1、T1的集電結(jié)向T2、T5提供基極電流，使T2、T5的發(fā)射結(jié)同時導(dǎo)通。實際上將UB1鉗位在2.lV，而不可能是4.1V。與此同時，因T2導(dǎo)通使UC2下降，UE2升高，所以T3、T4截止，T5導(dǎo)通，輸出為低電平UOL，其值一般為：UOL=UCE

(sat)5≈0.3V。1.4門電路2.集成邏輯門電路（1）TTL與非門的工作原理②工作原理

值得注意的是，當TTL邏輯電路的輸入端懸空時，可導(dǎo)致輸入為1狀態(tài)。因為這時電源UCC通過R1和T1的集電結(jié)可使T2、T5導(dǎo)通。綜合上述分析，F(xiàn)和A、B為與非關(guān)系，即：1.4門電路2.集成邏輯門電路（2）TTL與非門的外特性及其主要參數(shù)①電壓傳輸特性電壓傳輸特性描述了門電路的輸入電壓和輸出電壓之間的關(guān)系。如圖1-34所示是TTL與非門的電壓傳輸特性。由圖可見，當UI從零開始逐漸增加時，在一定的UI范圍里輸出保持高電平基本不變。當UI上升到一定數(shù)值后，輸出很快下降為低電平，此后即使UI繼續(xù)增加，輸出也基本保持低電平不變。

圖1-34TTL與非門的電壓傳輸特性1.4門電路2.集成邏輯門電路（2）TTL與非門的外特性及其主要參數(shù)②主要參數(shù)

輸入高電平UIH和輸入低電平UILUIH是與邏輯1對應(yīng)的輸入電平，其典型值是3.6V。UIL是與邏輯0對應(yīng)的輸入電平，其典型值是0.3V。

輸出高電平UOH和輸出低電平UOLUOH是指當與非門輸入至少有一個為低電平時的輸出高電平。UOL是指當與非門輸入全為高電平時的輸出低電平。對TTL與非門，當UCC為5V時，UOH≥2.4V，UOL≤0.4V。開門電平UON和關(guān)門電平UOFF開門電平UON是保證與非門輸出為低電平的最小輸入高電平。關(guān)門電平UOFF是保證與非門輸出為高電平的最大輸入低電平。一般TTL與非門的UON=l.8V，UOFF=0.8V。1.4門電路2.集成邏輯門電路（2）TTL與非門的外特性及其主要參數(shù)②主要參數(shù)

閾值電壓UTH對門電路來說，使輸出發(fā)生高低電平轉(zhuǎn)換的輸入電壓的值稱為閾值電壓UTH。54/74H系列UTH=1.4V，54/74LS系列UTH=1.2V。

噪聲容限電壓噪聲容限電壓是用來描述與非門抗干擾能力的參數(shù)。當有噪聲電壓疊加在輸入信號的高、低電平上時，只要噪聲電壓的幅度不超過容許值，門電路輸出的邏輯狀態(tài)就不會受到影響，這個容許值通常叫噪聲容限電壓。噪聲容限電壓越大，其抗干擾能力越強。低電平噪聲容限電壓UNL=UOFF－UIL

（2.1）高電平噪聲容限電壓UNH=UIH－UON

（2.2）1.4門電路2.集成邏輯門電路（2）TTL與非門的外特性及其主要參數(shù)②主要參數(shù)

平均傳輸延遲時間tpd從與非門的輸入端加上一個脈沖信號UI到輸出端輸出一個脈沖信號UO其間有一定的時間延遲，如圖1-35所示。它表示了門電路的開關(guān)速度。用平均傳輸延遲時間tpd表示這個參數(shù)為

(2.3)

1.4門電路2.集成邏輯門電路（2）TTL與非門的外特性及其主要參數(shù)②主要參數(shù)

圖1-35TTL與非門的傳輸延遲tpd越小，表示門電路的開關(guān)速度越快。1.4門電路2.集成邏輯門電路（3）其它類型的TTL門電路①集電極開路的門電路（OC門）

圖1-36集電極開路與非門的電路及邏輯符號(a)電路(b)符號1.4門電路2.集成邏輯門電路（3）其它類型的TTL門電路②三態(tài)輸出與非門三態(tài)輸出與非門簡稱三態(tài)門。所謂三態(tài)門，是指其輸出有三種狀態(tài)，即高電平、低電平和高阻態(tài)(開路狀態(tài))。在高阻態(tài)時，其輸出與外接電路呈斷開狀態(tài)。圖1-37所示是三態(tài)門的邏輯圖。

圖1-37TTL三態(tài)與非門的邏輯圖1.4門電路2.集成邏輯門電路

CMOS門電路

CMOS集成邏輯器件具有輸入電阻高、功耗小、帶負載能力強、抗干擾能力強、電源電壓范圍寬、集成度高等優(yōu)點，因此目前CMOS集成邏輯電路比TTL電路應(yīng)用更為廣泛。CMOS器件的系列較多，有4000、HC、HCT、AC、ACT等。其中4000為普通CMOS；HC為高速CMOS；HCT為能夠與TTL兼容的CMOS；AC為先進的CMOS；ACT為先進的能夠與TTL兼容的CMOS。CMOS器件的電源電壓：4000系列為3~15V；HC系列為2~6V；HCT、AC、ACT等與TTL系列相同，為5V。1.4門電路2.集成邏輯門電路

(1)常用CMOS邏輯門

CMOS非門如圖1-41（a）所示是一個CMOS非門(反相器)。圖中，Tl是P溝道增強型MOS管，此處做負載管；T2是N溝道增強型MOS管，此處做驅(qū)動管。當輸入A為低電平時，T2截止，Tl飽和導(dǎo)通，輸出F為高電平(約為UDD)；當輸入A為高電平時，T2飽和導(dǎo)通，Tl截止，輸出F為低電平(約為0)。由分析可見，該電路具有非門、即反相器的功能。圖1-41（a）CMOS非門1.4門電路2.集成邏輯門電路

(1)常用CMOS邏輯門

CMOS與非門如圖1-41（b）所示是一個CMOS與非門。當A和B中有為低電平時，P溝道管T3和T4中必有導(dǎo)通的，N溝道管Tl和T2必有截止的，則輸出為高電平；當A和B全為高電平時Tl和T2都導(dǎo)通，T3和T4都截止，則輸出為低電平。因此這個電路為與非門，即。圖1-41（b）CMOS與非門1.4門電路2.集成邏輯門電路

(1)常用CMOS邏輯門

CMOS或非門如圖1-41（c）所示是一個CMOS或非門。當A和B均為低電平時，T3和T4飽和導(dǎo)通，Tl和T2截止，F(xiàn)為高電平；當A和B中有高電平時，T3和T4中必有截止的，Tl和T2中必有導(dǎo)通的，F(xiàn)為低電平；當A和B均為高電平時，Tl和T2飽和導(dǎo)通，T3和T4截止，F(xiàn)為低電平。由以上分析可見，該電路只有在輸入全為低電平時，輸出才是高電平，實現(xiàn)了或非門的功能，即。圖1-41（c）CMOS或非門1.4門電路2.集成邏輯門電路

(2)CMOS傳輸門和雙向模擬開關(guān)

CMOS傳輸門也是構(gòu)成各種CMOS邏輯電路的一種基本單元電路。傳輸門電路和邏輯符號如圖1-42所示。圖1-42CMOS傳輸門的電路和邏輯符號(a)電路(b)邏輯符號1.4門電路2.集成邏輯門電路

(2)CMOS傳輸門和雙向模擬開關(guān)傳輸門的工作原理：如果控制信號的高、低電平分別是UDD和0，則當c=0、=1時，只要輸入信號的變化范圍不超過0~UDD，則Tl和T2同時截止，輸入和輸出之間呈現(xiàn)高阻態(tài)，傳輸門截止；相反，如果c=1、=0，且0≤UI≤UDD－UGS(th)N（UGS(th)N為N溝道增強型MOS管的開啟電壓），則Tl導(dǎo)通，若|UGS(th)P|≤UI≤UDD（UGS(th)P為P溝道增強型MOS管的開啟電壓），則T2導(dǎo)通，因此，UI在0~UDD范圍內(nèi)變化時，至少有一個管子是接通的，傳輸門導(dǎo)通。由于MOS管漏、源極結(jié)構(gòu)對稱、可以互換，所以傳輸門可以作雙向開關(guān)，即入端和出端可以互換使用。1.4門電路2.集成邏輯門電路(2)CMOS傳輸門和雙向模擬開關(guān)利用CMOS傳輸門和CMOS反相器的各種組合可以構(gòu)成多種復(fù)雜的邏輯電路，如觸發(fā)器、寄存器、計數(shù)器等，當然也可以組成模擬開關(guān)。模擬開關(guān)既可傳遞數(shù)字信號，又可傳遞模擬信號。典型的模擬開關(guān)電路如圖1-43所示。圖1-43CMOS雙向模擬開關(guān)1.4門電路2.集成邏輯門電路(3)CMOS數(shù)字電路的特點及使用時的注意事項CMOS數(shù)字電路的特點①CMOS電路的工作速度比TTL電路的低。②CMOS帶負載的能力比TTL電路強。③CMOS電路的電源電壓允許范圍較大，約在3～18V，抗干擾能力比TTL電路強。④CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個μW，中規(guī)模集成電路的功耗也不會超過100μW。⑤CMOS集成電路的集成度比TTL電路高。⑥CMOS電路適合于特殊環(huán)境下工作。⑦CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時應(yīng)注意靜電屏蔽，焊接時電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。1.4門電路2.集成邏輯門電路(3)CMOS數(shù)字電路的特點及使用時的注意事項使用集成電路時的注意事項①對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。②數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。③TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進行電平轉(zhuǎn)換或電流變換才可進行連接，使前級器件的輸出電平及電流滿足后級器件對輸入電平及電流的要求，并不得對器件造成損害。1.5組合邏輯電路的分析與設(shè)計

根據(jù)需要將邏輯門電路進行組合，可以構(gòu)成具有各種邏輯功能的電路，即組合邏輯電路。組合電路的特點是：其輸出狀態(tài)只取決于當前的輸入狀態(tài)，而與原輸出狀態(tài)無關(guān)，即輸出與輸入的關(guān)系具有即時性。組合邏輯電路可以有一個或幾個輸入端，也可以有一個或幾個輸出端。1.5組合邏輯電路的分析與設(shè)計

1.5組合邏輯電路的分析與設(shè)計

研究組合電路的任務(wù)有三方面：1．對已給定的組合電路分析其邏輯功能。2．根據(jù)邏輯命題的需要，設(shè)計組合電路。3．掌握常用組合單元電路的邏輯功能，選擇和應(yīng)用到工程實際中去。1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析1．對已給定的組合電路分析其邏輯根據(jù)邏輯電路圖寫出邏輯表達式；2．化簡或變換邏輯表達式；3．根據(jù)邏輯表達式填寫真值表；4.由真值表分析電路的邏輯功能。分析方法1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-16]分析如圖1-55所示電路的邏輯功能。圖1-55邏輯圖1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-16]分析如圖1-55所示電路的邏輯功能。解:首先逐級寫出各門電路輸出端的邏輯表達式最后得出該組合門電路總輸出的邏輯表達式為化簡該邏輯表達式

1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-16]分析如圖1-55所示電路的邏輯功能。由化簡后的表達式填寫真值表如表1.7所示。表1.7例1-16的真值表從真值表可以看出，當輸入A與B相同時，輸出為0；當A與B不同時，輸出為1，實現(xiàn)了異或邏輯運算，所以該邏輯電路叫做異或門電路。1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-17]分析如圖1-56所示電路的邏輯功能。

圖1-56邏輯圖1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-17]分析如圖1-56所示電路的邏輯功能。

解：寫出邏輯表達式：化簡該邏輯表達式

1.5組合邏輯電路的分析與設(shè)計

1.組合邏輯電路的分析[例1-17]分析如圖1-56所示電路的邏輯功能。

由此可知，圖1-56電路為四個門電路構(gòu)成的異或門。

從以上兩個例題可以看出，電路確定后，其功能就被唯一地確定了，但要實現(xiàn)某一特定的功能，其電路卻不是唯一的。1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計1．假定事物不同狀態(tài)的邏輯值；2．根據(jù)邏輯要求列出真值表；3．由真值表寫出邏輯表達式；化簡或變換邏輯表達式；根據(jù)邏輯表達式畫出邏輯電路圖。設(shè)計方法1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

[例1-18]

某系統(tǒng)中有三盞指示燈H1，H2，H3，當H1與H2全亮或H2與H3全亮時，應(yīng)發(fā)出報警。請設(shè)計一報警電路，并用與非門組成邏輯電路。解:在解決一個實際的邏輯問題時，首先必須設(shè)定各種事物不同狀態(tài)的邏輯值，以便于填寫真值表。對本例，設(shè)燈H1，H2，H3所對應(yīng)的狀態(tài)變量分別為A、B、C，并設(shè)燈亮為1，燈滅為0；設(shè)報警狀態(tài)函數(shù)為F，報警時為1，不報警時為0。根據(jù)題意列出的真值表如表1.8所示。1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

表1.8[例1-18]的真值表由真值表可見，有三種情況（F=1的情況）需要報警。1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

對這三種情況，寫出報警的邏輯表達式并進行化簡如下：1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

由于題目要求用與非門組成邏輯電路，所以化簡結(jié)果應(yīng)為與非-與非形式。根據(jù)化簡后的邏輯表達式畫出的邏輯電路圖如圖1-57所示。圖1-57報警邏輯電路圖1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

[例1-19]設(shè)計一個能實現(xiàn)兩個n位二進制數(shù)加法運算的邏輯電路。解:兩個1位的二進制數(shù)進行相加運算，若不考慮低位進位，稱為半加運算，例如兩個二進制數(shù)的最低位相加。實現(xiàn)半加運算的邏輯電路叫做半加器。半加運算的真值表如表1.9所示。表1.9半加運算的真值表1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

由真值表可知，當兩個加數(shù)不相同時本位和為1，否則本位和為0?？梢姳疚缓偷倪\算是將兩個加數(shù)進行邏輯異或。用S表示本位和，則本位和可表示為。因此，可以用一個異或門電路來實現(xiàn)本位求和的運算。

由真值表可以看出本位進位的規(guī)律。當兩個加數(shù)均為1時本位進位為1，否則本位進位為0?？梢姳疚贿M位是將兩個加數(shù)進行邏輯與。用C表示本位進位，則本位進位可表示為C=AB。因此可以用一個與門電路來實現(xiàn)本位進位的運算。由上述分析可知，完成半加運算的半加器可以由一個異或門和一個與門電路組成，如圖1-58所示。1.5組合邏輯電路的分析與設(shè)計

2.組合邏輯電路的設(shè)計

圖1-58半加器的邏輯電路圖1.6常用的組合邏輯電路

在實用的數(shù)字系統(tǒng)中，經(jīng)常會大量應(yīng)用一些具有特定功能的組合邏輯模塊，如全加器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)比較器等，這些功能模塊被制成中規(guī)模集成電路，方便使用，這些集成電路具有通用性強、兼容性好、功耗小、工作穩(wěn)定可靠等優(yōu)點，本節(jié)介紹其工作原理和功能。

1.6常用的組合邏輯電路

1.加法器計算機中經(jīng)常要對二進制數(shù)進行算術(shù)運算，其加、減、乘、除的四則運算都是分解成加法運算進行的，因此加法器是數(shù)字電路中的主要單元電路。加法器按功能可分為半加器和全加器兩種類型。1.6常用的組合邏輯電路

1.加法器（1）半加器兩個1位的二進制數(shù)進行相加運算，若不考慮低位進位，稱為半加運算，例如兩個二進制數(shù)的最低位相加。實現(xiàn)半加運算的邏輯電路叫做半加器。設(shè)半加器的被加數(shù)為A，加數(shù)為B，相加結(jié)果的和數(shù)為S，向高一位的進位為C。則半加器的真值表見表1.11表1.11半加運算的真值表1.6常用的組合邏輯電路

1.加法器由真值表可以寫出半加器的邏輯表達式：C=AB由邏輯表達式可以畫出半加器邏輯電路圖如圖1-59所示。圖1-59半加器的邏輯電路圖1.6常用的組合邏輯電路

1.加法器（2）全加器兩個二進制數(shù)相加，若考慮低位進位的運算稱為全加運算。例如，兩個n位二進制數(shù)相加時，除了最低位之外，其他各位的相加運算都是全加運算。實現(xiàn)全加運算的邏輯電路叫全加器。設(shè)全加器的被加數(shù)為An，加數(shù)為Bn，低位來的進位為Cn-1,相加結(jié)果的和數(shù)為Sn，向高一位的進位為Cn。全加運算的真值表見1.121.6常用的組合邏輯電路

1.加法器表1.12全加運算的真值表加數(shù)An被加數(shù)Bn低位進位Cn-1本位和Sn本位進位Cn0000000110010100110110010101011100111111由表1-16可以寫出本位和Sn與本位進位Cn的邏輯表達式為1.6常用的組合邏輯電路

1.加法器經(jīng)化簡為由化簡的表達式可知，求本位和Sn需經(jīng)過兩次半加運算，第一次是兩個加數(shù)進行半加，第二次是兩個加數(shù)半加的和再與低位進位進行半加，而不論哪一次半加有進位時，都會形成本位進位。因此實現(xiàn)全加運算需要兩個半加器和一個或門電路。圖1-60所示是全加器的電路圖及其邏輯符號。1.6常用的組合邏輯電路

1.加法器圖1-60全加器的邏輯電路圖及邏輯符號(a)全加器邏輯電路圖(b)全加器邏輯符號1.6常用的組合邏輯電路

1.加法器一個全加器只能完成兩個1位的二進制數(shù)的加法運算，用多個全加器可以實現(xiàn)兩個多位的二進制數(shù)的加法運算，即組成加法器。如圖1-61所示是四個全加器組成的加法器，可以實現(xiàn)兩個4位二進制數(shù)A3A2A1A0與B3B2B1B0相加的運算。其中，S0S1S2S3是各位的本位和，C3是最高位的進位。由于最低位沒有低位進位，所以將最低位進位處接地。圖1-61四個全加器組成的加法器1.6常用的組合邏輯電路

1.加法器全加器可以做成集成芯片。將多個全加器集成在一個芯片上可以做成集成加法器。例如，74LS283是一種常用的集成4位加法器。圖1-62是它的引腳排列圖。

圖1-62加法器74LS283引腳圖1.6常用的組合邏輯電路

2.編碼器用數(shù)字、文字和符號來表示某一狀態(tài)或信息的過程稱為編碼。實現(xiàn)編碼功能的邏輯電路稱為編碼器。在數(shù)字電路中，一般用二進制數(shù)編碼。二進制數(shù)只有“0”和“1”兩種狀態(tài)，電路易于實現(xiàn)，且可以把若干個“0”和“1”按一定規(guī)律排列起來，組成不同的代碼（二進制數(shù)）來表示某一對象或信號。1.6常用的組合邏輯電路

2.編碼器（1）二進制編碼器二進制編碼器是將被編碼信息編成二進制代碼的電路。n位二進制代碼有2n種代碼組合，所以用n位二進制代碼最多可以對2n個被編碼信息進行編碼，簡稱為2n/n線編碼器。例如，3位二進制代碼可對八個對象進行編碼，該編碼器簡稱為8/3線編碼器。設(shè)被編碼對象為N，二進制代碼為n位，則二進制編碼器應(yīng)滿足N≤2n。下面以4/2線編碼電路為例來說明編碼器的原理。表1.13是對四個信息進行編碼的二進制編碼表。表中I0的編碼是00，I1的編碼是01，I2的編碼是10，I3的編碼是1。1.6常用的組合邏輯電路

2.編碼器表1.13二進制編碼表輸入輸出Y1Y0I000I101I210I311表1.13可得出Y1=I2+I3

Y0=I1+I31.6常用的組合邏輯電路

2.編碼器若用與非門實現(xiàn)上述邏輯關(guān)系，要將上式變換為

根據(jù)變換后的表達式畫出的邏輯圖如圖1-63所示。圖中，I1~I3為編碼器的輸入，Y1和Y0為編碼器的輸出。當I1=I2=0，I3=1時，Y1和Y0都為1，即I3的編碼是1；當I1=I3=0，I2=1時，Y1=1，Y0=0，即I2的編碼是10。當I1~I3均為0時，Y1和Y0都為0，即I0的編碼為00，所以電路中沒設(shè)置輸入端I0。可見，如圖1-63所示的編碼電路實現(xiàn)了表1.13的編碼操作。1.6常用的組合邏輯電路

2.編碼器圖1-63二進制編碼電路1.6常用的組合邏輯電路

2.編碼器（2）二－十進制編碼二－十進制編碼也稱為8421BCD編碼器。它的功能是將十進制數(shù)碼（或其他十個信息）轉(zhuǎn)換為8421BCD碼。它應(yīng)當是10線－4線編碼器，即有10個輸入端，4個輸出端。表1.14是8421BCD