存儲(chǔ)體系市公開(kāi)課一等獎(jiǎng)省賽課獲獎(jiǎng)?wù)n件

第5章存放體系5.1存放體系概述5.2主存放器5.3主存放器與CPU連接5.4高速存放器5.5高速緩沖存放器Cache5.6虛擬存放器5.7外存放器5.8存放保護(hù)作業(yè)1存儲(chǔ)體系第1頁(yè)5.3主存放器與CPU連接一、背景知識(shí)——存放芯片介紹二、存放器容量擴(kuò)展三種方法三、主存放器與CPU連接2存儲(chǔ)體系第2頁(yè)一、背景知識(shí)——存放芯片介紹存放芯片引腳封裝1）Vpp：程序電壓；ROM編程時(shí)需要電壓，往往高于工作電壓；2）與主存放器引腳對(duì)應(yīng)，CPU提供相關(guān)引腳與主存放器連接，有：地址線、數(shù)據(jù)線、訪存控制信號(hào)MREQ#和讀寫控制信號(hào)R/W#等信號(hào)。3存儲(chǔ)體系第3頁(yè)1、位擴(kuò)展從字長(zhǎng)方向擴(kuò)展2、字?jǐn)U展從字?jǐn)?shù)方向擴(kuò)展3、字位擴(kuò)展從字長(zhǎng)和字?jǐn)?shù)方向擴(kuò)展二、存放器容量擴(kuò)展三種方法4存儲(chǔ)體系第4頁(yè)1、位擴(kuò)展要求：用1K×4位SRAM芯片1K×8位SRAM存放器

位擴(kuò)展結(jié)果是兩個(gè)SRAM芯片中地址相同存放單元拼接，其中一片芯片數(shù)據(jù)線對(duì)應(yīng)存放器高位，另一片數(shù)據(jù)線對(duì)應(yīng)存放器低位，存放器字?jǐn)?shù)與單片SRAM相同。5存儲(chǔ)體系第5頁(yè)1、位擴(kuò)展容量=210×8位舉例驗(yàn)證:讀地址為0存放單元內(nèi)容6存儲(chǔ)體系第6頁(yè)1、位擴(kuò)展關(guān)鍵點(diǎn)：（1）芯片地址線A、讀寫控制信號(hào)WE#、片選信號(hào)CS#分別連在一起；（2）芯片數(shù)據(jù)線D分別對(duì)應(yīng)于所搭建存放器高若干位和低若干位。7存儲(chǔ)體系第7頁(yè)2、字?jǐn)U展要求：

用1K×８位SRAM芯片2K×8位SRAM存放器

字?jǐn)U展結(jié)果是兩個(gè)SRAM芯片作為一個(gè)整體次序編址，其中一片芯片提供前1K字，另一片芯片提供后1K字。擴(kuò)展后存放器字長(zhǎng)與單片存放器芯片字長(zhǎng)相同。8存儲(chǔ)體系第8頁(yè)2、字?jǐn)U展分析地址：A10用于選擇芯片A9~A0用于選擇芯片內(nèi)某一存放單元9存儲(chǔ)體系第9頁(yè)2、字?jǐn)U展容量=211×8位舉例驗(yàn)證:讀地址為0存放單元內(nèi)容讀地址為10…0存放單元內(nèi)容10存儲(chǔ)體系第10頁(yè)2、字?jǐn)U展關(guān)鍵點(diǎn)：（1）芯片數(shù)據(jù)線D、讀寫控制信號(hào)WE#分別連在一起;（2）存放器地址線A低若干位連接各芯片地址線;（3）存放器地址線A高若干位作用于各芯片片選信號(hào)CS#。11存儲(chǔ)體系第11頁(yè)3、字位擴(kuò)展需擴(kuò)展存放器容量為M×

N位,已經(jīng)有芯片容量為L(zhǎng)×

K位(L<M,K<N)用M/L組芯片進(jìn)行字?jǐn)U展;每組內(nèi)有N/K個(gè)芯片進(jìn)行位擴(kuò)展。12存儲(chǔ)體系第12頁(yè)1、依據(jù)CPU芯片提供地址線數(shù)目，確定CPU訪存地址范圍，并寫出對(duì)應(yīng)二進(jìn)制地址碼；2、依據(jù)地址范圍容量，確定各種類型存放器芯片數(shù)目和擴(kuò)展方法；3、分配CPU地址線。CPU地址線低位（數(shù)量＝存放芯片地址線數(shù)量）直接連接存放芯片地址線；CPU高位地址線皆參加形成存放芯片片選信號(hào)；4、連接數(shù)據(jù)線、R/W#等其它信號(hào)線，MREQ#信號(hào)普通可用作地址譯碼器使能信號(hào)。需要說(shuō)明是，主存擴(kuò)展及與CPU連接在做法上并不唯一，應(yīng)該詳細(xì)問(wèn)題詳細(xì)分析三、主存放器與CPU連接13存儲(chǔ)體系第13頁(yè)例5－1例5-1：設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用MREQ#作訪存控制信號(hào)（低電平有效），用R/W#作讀/寫控制信號(hào)（高電平為讀，低電平為寫）?，F(xiàn)有以下存放芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8譯碼器和各種門電路。要求：主存地址空間滿足下述條件：最小8K地址為系統(tǒng)程序區(qū)（ROM區(qū)），與其相鄰16K地址為用戶程序區(qū)（RAM區(qū)），最大4K地址空間為系統(tǒng)程序區(qū)（ROM區(qū)）。請(qǐng)畫出存放芯片片選邏輯，存放芯片種類、片數(shù)畫出CPU與存放器連接圖。14存儲(chǔ)體系第14頁(yè)解：首先依據(jù)題目標(biāo)地址范圍寫出對(duì)應(yīng)二進(jìn)制地址碼。15存儲(chǔ)體系第15頁(yè)第二步：依據(jù)地址范圍容量及其在計(jì)算機(jī)系統(tǒng)中作用選擇芯片最小8K系統(tǒng)程序區(qū)←8K*8位ROM，1片16K用戶程序區(qū)←8K*8位SRAM，2片；4K系統(tǒng)程序工作區(qū)←4K*8位ROM，1片。第三步，分配CPU地址線。CPU低13位地址線A12~A0與1片8K*8位ROM和兩片8K*8位SRAM芯片提供地址線相連；將CPU低12位地址線A11~A0與1片4K*8位ROM芯片提供地址線相連。第四步，譯碼產(chǎn)生片選信號(hào)。將3：8譯碼器使能端EN#接MREQ#，以確保譯碼器正常工作。CPUA15,A14,

A13分別接在譯碼器C,B,A端，作為變量輸入，則其輸出Y0#、Y1#、Y2#分別作ROM,SRAM1和SRAM2片選信號(hào)。依據(jù)題意，最大4K地址范圍A12為高，故經(jīng)反相后再與Y7#相“與”，這個(gè)與邏輯用或門實(shí)現(xiàn)，其輸出作為4K*8位SRAM片選信號(hào)16存儲(chǔ)體系第16頁(yè)17存儲(chǔ)體系第17頁(yè)例5－2例5-2：設(shè)有若干片256K×8位SRAM芯片，問(wèn)怎樣組成2048K×32位存放器？需要多少片RAM芯片？該存放器需要多少根地址線？畫出該存放器與CPU連接結(jié)構(gòu)圖，設(shè)CPU接口信號(hào)有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào)MREQ#和R/W#。解：采取字位擴(kuò)展方法。SRAM芯片個(gè)數(shù)：2048K/256K×32/8=32片每4片一組進(jìn)行位擴(kuò)展，共8組芯片進(jìn)行字?jǐn)U展片選：該存放器需要21條地址線A20～A0，其中高3位用于芯片選擇接到74LS138芯片CBA，低18位接到存放器芯片地址。MREQ#：作為譯碼器使能信號(hào)。18存儲(chǔ)體系第18頁(yè)19存儲(chǔ)體系第19頁(yè)例5-3：某計(jì)算機(jī)主存地址空間中，從地址0000H到3FFFH為ROM存放區(qū)域，從4000H到5FFFH為保留地址區(qū)域，暫時(shí)不用，從6000H到FFFFH為RAM地址區(qū)域。RAM控制信號(hào)為CS#和WE#，CPU地址線為A15-A0，數(shù)據(jù)線為8位線路D7~D0，控制信號(hào)有讀寫控制R/W#和訪存請(qǐng)求MREQ#，要求：(1)畫出地址譯碼方案(2)將CPU與RAM和ROM連接(3)假如ROM和RAM存放器芯片都采取8K×1芯片，試畫出存放器與CPU連接圖。(4)假如ROM存放器芯片采取8K×8芯片，RAM存放器芯片采取4K×8芯片，試畫出存放器與CPU連接圖。(5)假如ROM存放器芯片采取16K×8芯片，RAM存放器芯片采取8K×8芯片，試畫出存放器與CPU連接圖。解：(1)全部地址空間為216=64KB，ROM存放區(qū)域容量為214=16KB，保留存放區(qū)域容量213=8KB，RAM存放區(qū)域?yàn)?4-16-8=40KB。地址譯碼采取以8KB為區(qū)域單位，將64KB存放空間分為8個(gè)8KB區(qū)域，用地址高3位作為區(qū)域選擇譯碼信號(hào)。這么組成譯碼方案如圖5-26所表示。Y0#和Y1#輸出作為ROM選擇信號(hào)，因?yàn)镽OM地址區(qū)域?yàn)?000H到3FFFH，其地址A15~A13位為000~001；Y3#到Y(jié)7#這5條輸出信號(hào)作為RAM選擇信號(hào)，因?yàn)镽AM地址區(qū)域?yàn)?FFFH到FFFFH，其地址A15~A13位為011~111。20存儲(chǔ)體系第20頁(yè)譯碼方案(2)本題沒(méi)有給出存放器芯片條件，所以只需畫出ROM區(qū)域和RAM區(qū)域與CPU和譯碼電路連接方式，如圖5-27所表示。其中譯碼器輸出Y0#和Y1#經(jīng)過(guò)與門后作為ROM選擇信號(hào)，Y3#~Y7#經(jīng)過(guò)與門后作為RAM選擇信號(hào)，因?yàn)樽g碼器輸出是低電平有效，所以這里與門實(shí)際上實(shí)現(xiàn)了或邏輯功效。假定ROM模塊和RAM模塊都只需要一條選擇信號(hào)，所以將各選擇信號(hào)組合成一條信號(hào)。要注意是，ROM是沒(méi)有寫操作，所以沒(méi)有讀寫控制信號(hào)輸入。21存儲(chǔ)體系第21頁(yè)22存儲(chǔ)體系第22頁(yè)(3)8KB存放區(qū)域能夠用8片存放器芯片組成一組實(shí)現(xiàn)。8K×1存放器芯片地址線需要13條，即A12~A0，16條地址線其余3條采取與上題相同地址譯碼方案，輸出信號(hào)分別控制一組存放器芯片，存放器電路如圖所表示，其中ROM芯片連接方式與SRAM類似，只是沒(méi)有R/W#控制信號(hào)輸入。23存儲(chǔ)體系第23頁(yè)(4)8KB存放區(qū)域能夠用1片ROM芯片或2片RAM存放器芯片組成一組實(shí)現(xiàn)。8K×8ROM芯片地址線需要13條，即A12~A0，4K×8RAM芯片地址線需要12條，即A11~A0，16條地址線其余4條中3條采取與上題相同地址譯碼方案，輸出信號(hào)分別控制一組存放器芯片，A12用于選擇組內(nèi)兩個(gè)RAM芯片之一，如圖所表示。本題也能夠采取4-16譯碼器，但ROMCE#輸入端就需要采取或門電路。24存儲(chǔ)體系第24頁(yè)(5)16KBROM存放區(qū)域能夠用1片ROM芯片實(shí)現(xiàn)。其余RAM存放區(qū)域能夠用RAM芯片實(shí)現(xiàn)。16K×8ROM芯片地址線需要14條，即A13~A0，8K×8RAM芯片地址線需要13條，即A12~A0，16條地址線其余3條采取與上題相同地址譯碼方案，輸出信號(hào)分別控制一片RAM存放器芯片芯片選擇，如圖所表示。25存儲(chǔ)體系第25頁(yè)5.4高速存放器處理問(wèn)題：填補(bǔ)CPU與主存速度上差異。從存放器角度，處理問(wèn)題有效路徑：主存采取更高速技術(shù)來(lái)縮短存放器讀出時(shí)間，或加長(zhǎng)存放器字長(zhǎng)；采取并行操作多端口存放器；在CPU和主存之間加入一個(gè)高速緩沖存放器（Cache），以縮短讀出時(shí)間；在每個(gè)存放器周期中存取幾個(gè)字（多體交叉存放）。26存儲(chǔ)體系第26頁(yè)5.4高速存放器一、雙端口存放器二、多體交叉存放器三、相聯(lián)存放器27存儲(chǔ)體系第27頁(yè)特點(diǎn)：同一個(gè)存放器含有兩組相互獨(dú)立讀寫控制線路，允許兩個(gè)獨(dú)立CPU或控制器同時(shí)異步地訪問(wèn)存放單元，是一個(gè)高速工作存放器。其最大特點(diǎn)是存放數(shù)據(jù)共享。結(jié)構(gòu)特點(diǎn)：含有左右兩個(gè)端口，每一個(gè)端口都有自己片選控制信號(hào)和輸出使能控制信號(hào)。訪問(wèn)沖突：當(dāng)左端口和右端口地址不相同時(shí)，在兩個(gè)端口上同時(shí)進(jìn)行讀寫操作，不會(huì)發(fā)生沖突。若左、右端口同時(shí)訪問(wèn)相同存放單元，則會(huì)發(fā)生讀寫沖突。處理方法：判斷邏輯決定對(duì)哪個(gè)端口優(yōu)先進(jìn)行讀寫操作，而暫時(shí)關(guān)閉另一個(gè)被延遲端口，即置其忙信號(hào)BUSY#=0。一、雙端口存放器28存儲(chǔ)體系第28頁(yè)2K×16位雙端口存放器IDT7133邏輯框圖29存儲(chǔ)體系第29頁(yè)二、多體交叉存放器

特點(diǎn)：經(jīng)過(guò)改進(jìn)主存組織方式，在不改變存放器存取周期情況下，提升存放器帶寬。結(jié)構(gòu)特點(diǎn)：多體交叉存放器由M個(gè)存放體（或稱存放模塊）組成，每個(gè)存放體有相同容量和存取速度，又有各自獨(dú)立地址存放器、地址譯碼器、讀寫電路和驅(qū)動(dòng)電路。編址方法：交叉編址，即任何兩個(gè)相鄰地址物理單元不屬于同一個(gè)存放體，普通在相鄰存放體中；同一個(gè)存放體內(nèi)地址都是不連續(xù)。30存儲(chǔ)體系第30頁(yè)次序編址

31存儲(chǔ)體系第31頁(yè)能夠看出，在次序方式中某個(gè)模塊進(jìn)行存取時(shí)，其它模塊不工作。而某一模塊出現(xiàn)故障時(shí)，其它模塊能夠照常工作，另外經(jīng)過(guò)增添模塊來(lái)擴(kuò)充存放器容量也比較方便。不過(guò)，次序方式缺點(diǎn)是一個(gè)接一個(gè)串行工作，所以存放器帶寬收到了限制。32存儲(chǔ)體系第32頁(yè)交叉編址33存儲(chǔ)體系第33頁(yè)交叉方式地址分配方法與次序方式不一樣：先將4個(gè)線性地址0，1，2，3依次分配給M0,M1,M2,M3模塊，再將線性地址4－7依次分配給M0-M3。存放器尋址時(shí)，地址低位選擇模塊，高位進(jìn)行模塊內(nèi)尋址。從定性分析，對(duì)連續(xù)字成塊傳送，交叉方式存放器能夠?qū)崿F(xiàn)流水式并行存取，大大提升存放器帶寬。對(duì)每一存放模塊來(lái)說(shuō)，從CPU給出訪存命令到讀出信息依然使用了一個(gè)存取周期時(shí)間，而對(duì)CPU來(lái)說(shuō)，它能夠在一個(gè)存取周期內(nèi)連續(xù)訪問(wèn)四個(gè)模塊，各模塊讀寫過(guò)程將重合進(jìn)行。34存儲(chǔ)體系第34頁(yè)訪問(wèn)：CPU同時(shí)送出M個(gè)地址，只要他們分屬于M個(gè)存放體，訪問(wèn)就不會(huì)沖突；由存放器控制部件控制它們分時(shí)使用數(shù)據(jù)總線進(jìn)行信息傳遞。適合采取流水線方式并行存取，即使每個(gè)存放體存放周期沒(méi)變，不過(guò)當(dāng)CPU連續(xù)訪問(wèn)一個(gè)字塊時(shí)，能夠大大提升存放器帶寬。35存儲(chǔ)體系第35頁(yè)36存儲(chǔ)體系第36頁(yè)37存儲(chǔ)體系第37頁(yè)每個(gè)存放體字長(zhǎng)都等于數(shù)據(jù)總線寬度，存放體存取一個(gè)字存放周期為T，總線傳送周期為τ，存放器交叉存放體數(shù)為M，為了實(shí)現(xiàn)流水線方式存取，應(yīng)該滿足

T=Mτ

T/τ稱為交叉存取度，當(dāng)交叉存放體數(shù)大于或等于T/τ時(shí)，能夠確保開(kāi)啟某模塊后經(jīng)Mτ時(shí)間再次開(kāi)啟該模塊時(shí)，它上次存取操作已經(jīng)完成。這么，連續(xù)讀取M個(gè)字所需時(shí)間為t=T+（M-1）τ4體交叉存放器流水線方式存取示意圖38存儲(chǔ)體系第38頁(yè)例5-4：設(shè)存放器容量為32字，字長(zhǎng)64位，模塊數(shù)M=4，采取交叉方式進(jìn)行組織。存放周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期τ

=50ns。問(wèn)存放器帶寬是多少？假如不采取交叉方式進(jìn)行組織，存放器帶寬又是多少？解：4體交叉存放器連續(xù)讀出4個(gè)字信息總量是：q=64位×4=256位4體交叉存放器連續(xù)讀出4個(gè)字所需時(shí)間是：t1=T+（M-1）τ

=200ns+3×50ns=350ns=3.5×10-7秒4體交叉存放器帶寬是：W1=q/t1=256/(3.5×10-7)=73×107位/秒若不采取交叉方式進(jìn)行組織，則存放器連續(xù)