注冊電氣工程師基礎(chǔ)考試精講T8

1.數(shù)字電路基礎(chǔ)知識1.1掌握數(shù)字電路的基本概念1.2掌握數(shù)制和碼制1.3掌握半導體器件的開關(guān)特性1.4掌握三種基本邏輯關(guān)系及其表達方式2集成邏輯門電路2.1掌握TTL集成邏輯門電路的組成和特性2.2掌握MOS集成邏輯門電路的組成和特性3數(shù)字基礎(chǔ)及邏輯函數(shù)化簡3.1掌握邏輯代數(shù)基本運算關(guān)系3.2了解邏輯代數(shù)的基本公式和定理3.3了解邏輯函數(shù)的建立和四種表達方法及其相互轉(zhuǎn)換3.4了解邏輯函數(shù)的最小項和最大項及標準與或式3.5了解邏輯函數(shù)的代數(shù)化簡方法3.6了解邏輯函數(shù)的卡諾圖畫法、填寫及化簡方法4集成組合邏輯函數(shù)電路4.1掌握組合邏輯電路輸入輸出的特點4.2了解組合邏輯電路的分析、設(shè)計方法及步驟4.3掌握編碼器、譯碼器、數(shù)選器、顯示器、存儲器、可編程邏輯陣列的原理和應(yīng)用5觸發(fā)器5.1了解RS、JK、D、T觸發(fā)器的邏輯功能、電路結(jié)構(gòu)及工作原理5.2了解RS、D、JK、T觸發(fā)器的觸發(fā)方式、狀態(tài)轉(zhuǎn)換圖（時序圖）5.3了解各種觸發(fā)器邏輯功能的轉(zhuǎn)換5.4了解CMOS觸發(fā)器結(jié)構(gòu)和工作原理6時序邏輯電路6.1掌握時序邏輯電路的特點及組成6.2了解時序邏輯電路的分析步驟和方法，計數(shù)器的狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖和時序圖的畫法；觸發(fā)器方式不同時對不同功能計數(shù)器的應(yīng)用連接6.3掌握計數(shù)器的基本概念、功能及分類6時序邏輯電路6..4了解二進制計數(shù)器（同步和異步）邏輯電路的分析6.5了解寄存器和移位寄存器的結(jié)構(gòu)、功能和簡單應(yīng)用6.6了解計數(shù)型和移位寄存器型順序脈沖發(fā)生器的結(jié)構(gòu)、功能和分析應(yīng)用7脈沖波形的產(chǎn)生7.1了解TTL與非門多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器的結(jié)構(gòu)、工作原理、參數(shù)計算和應(yīng)用7.2555定時器結(jié)構(gòu)、原理和應(yīng)用8數(shù)模和模數(shù)轉(zhuǎn)換8.1了解逐次逼近和雙積分模數(shù)轉(zhuǎn)換工作原理；R-2R網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換工作原理；模數(shù)和數(shù)模轉(zhuǎn)換器的應(yīng)用場合8.2掌握典型集成數(shù)模和模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)8.3了解采樣工作原理

數(shù)制與編碼

數(shù)制:二進制數(shù)B,八進制數(shù)O和十六進制數(shù)H一位八進制數(shù)與三位二進制數(shù),一位十六進制數(shù)與四位二進制數(shù)一一對應(yīng)數(shù)制間轉(zhuǎn)換編碼:BCD碼有8421BCD碼,2421BCD碼和余3碼等不同BCD碼與十進制數(shù)關(guān)系非BCD碼有格雷碼等返回不同BCD碼與十進進制數(shù)對對應(yīng)關(guān)系系幾種常用用BCD碼表1-2幾種常用用BCD碼十進制數(shù)8421碼2421碼余3碼余3循環(huán)碼5211碼000000000001100100000100010001010001100001200100010010101110100300110011011001010101401000100011101000111501011011100011001000601101100100111011001701111101101011111100810001110101111101101910011111110010101111返回編碼返回數(shù)字基礎(chǔ)礎(chǔ)半導體開開關(guān)特性性數(shù)字電路路中半導導體器件件都作為為開關(guān)應(yīng)應(yīng)用,分析電路路時用開開關(guān)狀態(tài)態(tài)替代有二極管、三極管和MOS管開關(guān)從關(guān)斷到到導通所所需時間間稱為導導通時間間ton從導通到到關(guān)斷所所需時間間稱為關(guān)關(guān)斷時間間toffvItOOtiDVF-VRIF-IRtontoffVCCRCRBiBiCvI++--vOTiCICSvIOOVIHVILtttontoffiD+-vIRD返回二極管開開關(guān)特性性ton加正向電電壓到電電流上升升到0.9IFtoff加反向電壓壓到電流流回到反反向飽和和電流開關(guān)時間間=ton+toff主要是toff(ns)vItOOtiDVF-VRIF-IRtontoff+-vIRD返回三極管開開關(guān)特性性Vbe小于等于于零時T–offIb大于等于于IbS時T–onTon:VI由VIL變?yōu)閂IH,IC上升到0.9ICSToff:VI由VIH變?yōu)閂IL,IC下降到0.1ICSVCCRCRBiBiCvI++--vOTiCICSvIOOVIHVILtttontoff返回開關(guān)特特性三種基基本邏邏輯關(guān)關(guān)系(與、或、非)“與””邏邏輯L=A·B·C=ABC見0為0,全1為1ABCL00000010010001101000101011001111&ABCL～ABCL返回或邏輯輯關(guān)系系“或””邏邏輯L=A+B+C見1為1,全0為0ABCL00000011010101111001101111011111返回基本邏邏輯關(guān)關(guān)系～ABCL≥1ABCL非邏輯輯關(guān)系系“非””邏邏輯輸入輸輸出互互補返回基本邏邏輯關(guān)關(guān)系A(chǔ)L01101AL～A“0”L“1”TTL集成邏邏輯門門電路路的組組成和和特性性T1多發(fā)射射極輸輸入級級輸出級級不同同形式式(OC,TS)特性參參數(shù)各種邏邏輯功能門門ABCT1T2T3T4R1R2R3R4DVCC（+5V）L輸入級中間級輸出級返回&ABCL與非門門功能及及表達達式與非門門功能及及表達達式見0為為1,全1為0&ABCL=ABCABCL00010011010101111001101111011110返回TTL集成門門集電極極開路路(OC)門OC門輸出出通過過上拉拉電阻阻RL接電源源以實實現(xiàn)邏邏輯電電平的的轉(zhuǎn)換換線與功功能返回TTL集成門門ABCT1T2T3R1R2R3VCC（+5V）L輸入級中間級輸出級&ABCL三態(tài)(TS)門多個門門共享享輸出出數(shù)據(jù)據(jù)總線線使能端端EN(enable)有效時時實現(xiàn)現(xiàn)規(guī)定定功能能,無效時時輸出出高阻阻抗(Z)ABENLVCCT1T2T3T4T5D&ENABENLENABL00010011010101101╳z返回&ENABENLTTL集成門門電路路參數(shù)數(shù)電壓傳輸特特性（高、、低電電平平等））輸入特性負載特性動態(tài)特性&vIvO懸空或接VCCvI/VvO/VOVOHVSHVSLVOFFVONVOLVSHVSLVNHVNL邏輯“1”邏輯“0”返回TTL集成門門電路路傳輸輸特性性電壓傳傳輸特特性：：輸出高高電平平VOH輸出低電平平VOL標準高電平平VSH標準低電平平VSL開門電平VON關(guān)門電平VOFF抗干擾能力力（VNL和VNH）&vIvO懸空或接VCCvI/VvO/VOVOHVSHVSLVOFFVONVOLVSHVSLVNHVNL邏輯“1”邏輯“0”返回TTL集成門電路路輸入特性性電壓傳輸特特性：高電平輸入入電流IIH低電平輸入入電流VIL短路輸入電電流VIS注意：正方方向&vIvO懸空或接VCC返回iI/mAvI/VIIH-IISO1.4TTL集成門電路路負載特性性負載特性：：高電平負載載特性低電平負載載特性&vIvO懸空或接VCC返回VSHvO/VIOHmaxO-iO/mAVOHiO/mAvO/VIOLmaxVSLOTTL集成門電路路動態(tài)特性性tPHL表示輸出電電壓由高變變低，輸出出脈沖的延延遲時間；；tPLH表示輸出電電壓由低變變高，輸出出脈沖的延延遲時間。。這兩個延延遲時間的的平均值稱稱為平均傳傳輸延遲時時間tpd（=（tPHL+tPHL）/2），TTL門電路的平平均傳輸延延遲時間tpd一般在20nS左右，即門門電路的最最高工作頻頻率fmax在20～30MHz。&vIvO懸空或接VCC返回VIHVILVOLVOHtPHLtPLH50%50%50%50%各種邏輯功功能門與、或、非非與非、或非非與或非異或≥1ABL=A+BABL001010100110或非邏輯見1為0，全0為1返回與或非門與或非邏輯輯AB或CD中至少有一一組全為1輸出為0ABCDL11XX0XX1100X0X1X00X1返回ABCDL=AB+CD≥1&異或門異或邏輯相同為0相異為1ABL000011101110返回=1ABL=A⊕BCMOS集成門電路路的組成和和特性工作管為NMOS管,負載管為PMOS管NMOS和PMOS管工作狀態(tài)互互補傳輸特性各種邏輯功能門返回TPsdTNgsA（vI）L（vO）VDDCMOS集成門電路路傳輸特性性vO/VvI/VVOL≈0VVOH≈VDDVTNVDD-∣VTP∣VthOABCDEF返回CMOS傳輸門除前述外CMOS特有門可傳送模擬擬信號可雙向傳輸輸信號TPTNVI/VOVDDCVEECVO/VITGVO/VIVI/VOCCSWVI/VOVO/VITGVO/VIVI/VOC1返回邏輯代數(shù)基基本運算關(guān)關(guān)系三種邏輯代數(shù)基基本運算：：與運算、、或運算、、非運算（（和門電路路對應(yīng)）邏輯函數(shù)是是由基本邏邏輯運算構(gòu)構(gòu)成的邏輯輯（代數(shù)））關(guān)系，與與邏輯變量量一樣只有有０和１二二值返回基本公式和和定理0-1律：A+0=A,A·0=0,A+1=1,A·1=A同一律：A·A=A，A·A=A互補律：非非律：反演律（（摩根定定律）交換律、、結(jié)合律律、分配配律返回邏輯函數(shù)數(shù)的四種種表達方方法真值表：是將一個個邏輯電電路輸入入變量的的所有各各種取值值和其對對應(yīng)的輸輸出值用用列表的的方式來來表示，，是直觀觀地描述述邏輯變變量之間間的邏輯輯關(guān)系的的有效方方法邏輯表達達式：由邏輯變變量和基基本邏輯輯運算符符所組成成的表達達式。邏邏輯式有有多種表表示形式式：與-或式、或或-與式、與與非-與非式、、或非-或非式和和與或非非式邏輯圖：：用邏輯符符號及其其相互連連線來表表示一定定邏輯關(guān)關(guān)系的電電路圖卡諾圖：：卡諾圖是是真值表表的圖形形化表示示方式。。它是將將輸入變變量分成成兩組而而構(gòu)成的的平面圖圖表，共共有2n個小方格格，每一一個小方方格都與與一個最最小項相相對應(yīng)，，各小方方格之間間按鄰接接原則布布列四種表達達方法之間可以以互相轉(zhuǎn)換換，知道其其中的一一個就可可以推出出另外三三個返回最小項和和最大項項及標準準與或式式最小項：：每個變量量或以原原變量或或以反變變量的形形式出現(xiàn)現(xiàn)，且僅僅出現(xiàn)一一次的乘乘積項，，記為mi。原變量用用“1”代替，反反變量用用“0”代替，這這個二進進制代碼碼所對應(yīng)應(yīng)的十進進制數(shù)碼碼就是最最小項的的下標i最大項：：每個變量量或以原原變量或或以反變變量的形形式出現(xiàn)現(xiàn)，且僅僅出現(xiàn)一一次的或項，，記為Mi。下標i是或項中中原變量量為０，，反變量量為１對對應(yīng)的二二進制數(shù)數(shù)標準與或或式：最小項標標準與或或表達式式返回代數(shù)化簡簡方法代數(shù)化簡簡方法是利用基基本公式式、定律律、規(guī)則則簡化邏邏輯表達達式最簡與或或式是乘積項項最少、、乘積項項變量因因子最少少的與或或式合并法：：利用公公式吸收法：：利用公公式消去法：：利用公公式配項法：：將邏輯輯函數(shù)乘乘以1返回卡諾圖畫畫法卡諾圖畫畫法2n個方格按按鄰接關(guān)關(guān)系排列列，相鄰鄰兩個方方格的變變量取值值只有一一個不同同，即任任何兩個個相鄰的的最小項項中只有有一個變變量是互互補的，，其余變變量都是是相同的的。循環(huán)鄰接特性性卡諾圖中變量量取值只有一一個不同的兩兩方格是相鄰鄰的方格，可可簡單描述為為卡諾圖的““上（邊）下下（邊）相鄰鄰；左（邊））右（邊）相相鄰”AB01100123ABABABABABABC0100011011m0m1m3m2m4m5m7m6ABABCCABCABCABCABCABCABCABCABCD00000111100111100123457689101112131415ACABCDBDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCD返回邏輯函數(shù)卡諾諾圖表示邏輯函數(shù)真值值表→卡諾圖圖在那些使F=1的輸入組合所所對應(yīng)的小方方格中填“1”，其余的填““0”。例1邏輯函數(shù)標準準式→卡諾圖圖對于標準式中中出現(xiàn)了的最最小項（或最最大項），在在所對應(yīng)的小小方格中填““1”（或“0”），其余填““0”（或“1”）。例2返回已知真值表畫畫卡諾圖表決邏輯（3變量）多數(shù)個個1為1ABC000001010011100101110111F00010111ABC0100011011m0m1m3m2m4m5m7m6m3m5m6m7ABC0100011011001

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F返回已知函數(shù)表達達式畫卡諾圖圖表達式→與或或式→最小項項表達式→卡卡諾圖ABC0100011011001

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F返回卡諾圖化簡法法卡諾圖化簡依依據(jù)2n個兩兩相鄰的的最小項合并并可消去乘積積項中n個變量取值變變化的變量，，所謂兩兩相相鄰是指2n個方格排成一一個矩形，既既畫一個矩形形包圍圈（正正則圈）。非非正則包圍圈圈中2n個方格變量變變化的數(shù)目將將超過n個?？ㄖZ圖化簡原原則合并最小項。。對卡諾圖上上相鄰的“1”方格畫包圍圈圈，并注意以以下要點：a.包圍圈中的““1”的個數(shù)必須為為2n個。畫盡可能大的的包圍圈（以便消去更更多的變量因因子。某些““1”方格可被重復復圈）。畫盡可能少的的包圍圈（以便使與-或表達達式中中的乘乘積項項最少少，只只需畫畫必要要的圈圈，若若某個個包圍圍圈中中所有有的““1”均被別別的包包圍圈圈圈過過，則則這個個包圍圍圈是是多余余的））。不不能漏漏圈任任何一一個““1”。若某某個““1”沒有與與其他他“1”相鄰，，則單單獨圈圈出。。b.寫出每每個包包圍圈圈所對對應(yīng)與與項的的表達達式（（變量量發(fā)生生變化化的自自動消消失，，變量量無變變化的的保留留，見見“0”用反變變量，，見““1”用原變變量））。c.將無關(guān)項項按最簡簡原則則處理理，并并將所所有包包圍圈圈所對對應(yīng)的的乘積積項相相或就就得到到最簡與與-或表達達式。例一例二返回例三無關(guān)項項和與與非式式邏輯函函數(shù)化化簡例例一L1AC0011001111111001BDL1AC0011001111111001BD返回邏輯函函數(shù)化化簡例例二返回L1101000111100110124DACBL1101000111100110124DACB邏輯函函數(shù)化化簡例例三LABCD000111100001111011×1×××010101××1返回組合邏邏輯電電路輸輸入輸輸出的的特點點組合邏邏輯電電路是是一種種用邏邏輯門門電路路組成成的，，并且且輸出出與輸輸入之之間不不存在在反饋饋電路路和不不含有有記憶憶延遲遲單元元的邏邏輯電電路Yj(t)=fj(X0(t),X1(t),……,Xi(t),……,Xm-1(t))或簡寫寫為Yj=Fj(X0,X1,…,Xi,…,Xm-1）組合邏邏輯電電路當當時的的輸出出僅取取決于于當時時的輸輸入組合電路X0XiXm-1Y0YjYn-1返回組合邏邏輯電電路一一般分分析法法邏輯圖圖→邏輯功功能步驟：：按邏邏輯圖圖逐級級寫出出輸出出函數(shù)數(shù)→代數(shù)數(shù)展開開→真真值表表→邏邏輯功功能&&&&ABFG1G2G3G4返回組合邏邏輯電電路一一般設(shè)設(shè)計法法邏輯功功能→邏輯圖圖組合邏邏輯電電路設(shè)設(shè)計的的一般般步驟驟如下下：1）根據(jù)據(jù)邏輯輯要求求,確定輸輸入（（變量量）輸輸出（（函數(shù)數(shù)）的的個數(shù)數(shù)，變變量以以及函函數(shù)的的邏輯輯值，，列出出組合合電路路的真真值表表。2）根據(jù)據(jù)所得得組合合電路路的真真值表表，化化簡得得邏輯輯函數(shù)數(shù)的最最簡與與或表表達式式。3）根據(jù)據(jù)所用用門電電路類類型，，將最最簡與與或式式轉(zhuǎn)換換成與與門電電路類類型相相對應(yīng)應(yīng)的表表達式式。4）根據(jù)據(jù)所得得邏輯輯函數(shù)數(shù)表達達式，，畫邏邏輯（（原理理）圖圖。例:與非門門實現(xiàn)現(xiàn)異或或例:一位數(shù)數(shù)值比比較器器返回與非門門實現(xiàn)現(xiàn)異或或邏輯輯&&&FABAB&&&&&FAB返回一位數(shù)數(shù)值比比較器器設(shè)計一一組合合邏輯輯電路路比較較一位位二進進制數(shù)數(shù)值，，對不不同比比較結(jié)結(jié)果，，用相相應(yīng)輸輸出來來指示示根據(jù)功功能得得真值值表,邏輯函函數(shù)和和邏輯輯圖FA＞BFA=BFA＜BABFA＞B

FA=B

FA＜B

0001001001101001101011&&≥1FA＞BFA=BFA＜BAB返回編碼器器實現(xiàn)對對輸入入信號號在輸輸出端端給定定二進進制代代碼有10線→4線,8線→3線,16線→4線等8線→3線編碼碼器功功能(74148)EiI7I6I5I4I3I2I1I0Y2Y1Y0

GS

EO1XXXXXXXX11111011111111111100111111101110101111110111101011111011111010111101111110101110111111101011011111111010101111111110100111111111101Y0I2I0I1I3I4I5I6I7EIY1Y2GSEO返回譯碼器器實現(xiàn)現(xiàn)對對給給定定二二進進制制代代碼碼輸輸入入在在相相應(yīng)應(yīng)輸輸出出端端有有輸輸出出(信號號),有4線→→10線,3線→→8線,4線→→16線等等3線→→8線譯譯碼碼器器功功能能(74138)(應(yīng)用用)A0A1A2Y1Y0Y2Y3Y4Y5Y6Y7EN1EN2AEN2BBIN/OCT00121234567EN&12345679101112131415EN1EN2AEN2BA2A1A0Y7Y7Y7Y7Y7Y7Y7Y7Y70XXXXX11111111X1XXXX11111111XX1XXX111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111返回回譯碼碼器器應(yīng)應(yīng)用用實現(xiàn)現(xiàn)邏邏輯輯函函數(shù)數(shù)(組合合電電路路)實現(xiàn)現(xiàn)數(shù)數(shù)據(jù)據(jù)分分配配功功能能A2A1A0EN1EN2AEN2B1D000Y0Y1Y2Y3Y4Y5Y6Y71111111D74138集成成譯譯碼碼器器一一般般是是輸輸出出低低電電平平有有效效，，所所以以，，輸輸出出又又可可以以寫寫成成A2A1A0EN1EN2AEN2BY0Y774138Y1Y2Y3Y4Y5Y61ABCI&&SCO譯碼碼器器實實現(xiàn)現(xiàn)全全加加器器返回回數(shù)據(jù)據(jù)選選擇擇器器數(shù)據(jù)據(jù)選選擇擇器器能能按按輸輸入入二二進進制制(地址址)碼有有選選擇擇地地將將相相應(yīng)應(yīng)輸輸入入端端數(shù)數(shù)據(jù)據(jù)送送到到輸輸出出端端(74151應(yīng)用用)ENA2A1A0Y0XXX01000D01001D11010D21011D31100D41101D51110D61111D7A0A1A2D0D1D2D3D4D5D6D7YYENMUXEN012G07023456779101143211514131256返回回數(shù)據(jù)據(jù)選選擇擇器器應(yīng)應(yīng)用用數(shù)據(jù)據(jù)選選擇擇器器輸輸出出給定定邏邏輯輯函函數(shù)數(shù)選定定Di可得得Y=LA2A1A0A

B

C

D0D1D2D3D4D5D6D7ENY01L=A⊕B⊕CD1=D2=D4=D7=1D0=D3=D5=D6=0條件件下下返回回74151實現(xiàn)現(xiàn)三三變變量量異異或或7段顯顯示示器器和和譯譯碼碼驅(qū)驅(qū)動動7段顯顯示示器器譯碼碼驅(qū)驅(qū)動動器器abcdefgabg公共電極abg公共電極高電平平驅(qū)驅(qū)動動共共陰陰數(shù)數(shù)碼碼管管低電電平平驅(qū)驅(qū)動動共共陽陽數(shù)數(shù)碼碼管管LED和LCD數(shù)碼碼管管靜態(tài)態(tài)顯顯示示和和動動態(tài)態(tài)顯顯示示返回回LTRBIDCBARBOYaYbYcYdYeYf

Yg

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1

0

1

1X101110

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1

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1

1X110010

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1

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0

1

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1

1

1X111010

0

0

1

1

1

1

1X111110

1

1

0

0

0

0

X

X

X

X

X

X00

0

0

0

0

0

0

10000000

0

0

0

0

0

0

0X

X

X

X

X11

1

1

1

1

1

1

7段顯示譯碼器7448真值表返回7448真值表存儲單元元和存儲儲矩陣RAM(SRAM,DRAM)ROM(PROM,EPROM,EEPROM)存儲矩陣陣位線B行選擇線XiVDDVDDT3T4T1T2T6T5T8T7Yj列選擇線DD數(shù)據(jù)線存儲矩陣地址譯碼器地址輸入控制信號輸入輸入/輸出控制電路數(shù)據(jù)輸入/輸出返回存儲矩陣陣256×4存儲矩陣陣X31A4A3A2A1A0Y7Y0Y1X0X1X31列地址譯碼器行地址譯碼器A7A6A5返回可編程邏邏輯陣列列的原理理和應(yīng)用用PAL可編程與陣陣列和固固定或陣陣列PLA可編程與與和或陣陣列GAL可編程與與陣列和和輸出邏邏輯宏單單元PROM全地址可可編程或或陣列與門陣列或門陣列輸入ABYZ輸出或陣列（固定）A3A2A1A0輸入項與陣列（可編程）O3O2O1O0輸出返回可編程邏輯輯陣列PLA可編程與陣列可編程或陣列ABCA3A2A1A0乘積項O3O2O1O0L3L2L1L0A3A2A1A0可編程邏邏輯陣列列PLA的與門陣陣列和或或門陣列列都是可可編程的的，使用用更靈活活返回PROM用于可編編程陣列列PLD可編程的的只讀存存儲器實實質(zhì)上可可以認為為是一個個可編程程邏輯器器件，它它包含一一個固定定連接的的與門陣陣列（即即全譯碼碼的地址址譯碼器器）和一一個可編編程的或或門陣列列O3O2O1O0輸出（數(shù)據(jù)線）與陣列（固定）A3A2A1A0輸入項（地址線）或陣列（可編程）O3O2O1O0A3A2A1A0全地址譯碼器返回應(yīng)用一PROM編程后用用作顯示示譯碼器器00101101101gaDCBAAPROMA3A2A1A0CSOED7D1D6D5D4D3D2DCBAA3A2A1A0abcdefgD0D1D2D3D4D5D6D7DCBAA3A2A1A0abcdefgD0D1D2D3D4D5D6D70000X11111101000X11111110001X01100001001X11101110010X11011011010X00000000011X11110011011X00000000100X01100111100X00000000101X10110111101X00000000110X10111111110X00000000111X11100001111X0000000返回RS觸發(fā)器觸發(fā)器穩(wěn)穩(wěn)定狀態(tài)態(tài)基本RS、同步RS、主從RS觸發(fā)器特征方程程：Qn+1=S+QnSR=0(約束條件件)&&QQSDRDG1G2SDRDQQRSRSQ00不定01010111保持返回同步RS觸發(fā)器特征方程程：Qn+1=S+QnSR=0(約束條件件)RSQ00保持011置位100復位11保持不定

QRDSD&&&&QRSCPG4G2G3G1CSRSDRDQQCPSDRDCP=1時RSQn

Qn+1

000000110101011110001010110不定111不定返回主從RS觸發(fā)器直接置位位復位端端不受時時鐘控制制(低電平有有效)1S、1R受C1控制。CP=1主FF存儲RS輸入，從從FF關(guān)閉，Q不變；CP=0主FF關(guān)閉輸出出由CP變0前RS決定，從FF狀態(tài)不變變。觸發(fā)發(fā)器狀態(tài)態(tài)只能在在CP下跳時變變化，下下跳前RS決定下跳跳后Q。CP主觸發(fā)器C11S1RS

R

Q’Q’SDRDC11S1RS

R

QQS

R

1從觸發(fā)器C11S1RSRQQCP01SR=10SR=01SR=×0SR=0×返回主從和負負邊沿JK觸發(fā)器CP主觸發(fā)器C11S1RS

R

Q’Q’SDRDC11S1RS

R

QQS

R

1從觸發(fā)器JK&&C11J1KSRQQCPC11J1KSRQQCP01JK=1×JK=×1JK=×0JK=0×JkQn

Qn+1

00000011010001101001101111011110JKQn+100Qn

01010111Qn返回D和T觸發(fā)器D延遲觸發(fā)發(fā)器：Qn+1=DT計數(shù)型觸觸發(fā)器：：C11DSRQQ01D=1

D=0D=1D=0C11TSRQQ01T=1

T=1T=0T=0DQn+10011TQn+10Qn1Qn返回CMOS觸發(fā)器CMOS觸發(fā)器一一般是主主從結(jié)構(gòu)構(gòu)，由門門電路和和傳輸門門組成，，如D-FFTGTGTGTG1111DCPCPCPCPCPCPCPCPQQ返回觸發(fā)器功功能轉(zhuǎn)換換JK→D、TD→JK、T轉(zhuǎn)換后類類型不變變，主從型仍仍然是主主從型，，邊沿型型仍然是是邊沿型型C11J1KSRQQCPTC11DSRQQT=1CPC11J1KSRQQCP1DC11DSRQQJCPK≥1&返回觸發(fā)器時時序圖RS觸發(fā)器JK觸發(fā)器D觸發(fā)器SD(SD)RD(RD)Q1Q1Q2Q2SDRDQ2Q2RSSDRDQ1Q1RS返回JK觸發(fā)器時時序圖CPJKQ主從Q負邊沿t0t1t2t3t4t5t6t7t8t9t10t11t12C11J1KSRQQCPC11J1KSRQQCP返回D觸發(fā)器時時序圖FF1DC11DQ1CPCPC11DQ2DFF2C11DQ3DCPFF3CPDQ1(TTL)Q1(CMOS)Q2Q3返回RS觸發(fā)器時時序圖S1S1SSR1R1RR1D1C1C1CQ4Q3Q2Q1CPSRFF1FF2FF3FF4CPSRQ1Q2Q3Q4返回時序邏輯輯電路的的特點及及組成時序邏輯輯電路是是這樣一一種邏輯輯電路，，他在任任何時刻刻的穩(wěn)定定輸出不不僅取決決于該時時刻電路路的輸入入，而且且還取決決于電路路過去的的輸入所所確定的的電路狀狀態(tài)，即即與輸入入的歷史史過程有有關(guān)組合邏輯電路存儲單元QPZX返回時序邏輯電路路一般分析方方法一般分析步驟驟如下：（1）根據(jù)給定時時序邏輯圖寫寫出各觸發(fā)器器的時鐘方程程和激勵方程程。（（2）將激勵方程程代入各觸發(fā)發(fā)器的特征方方程得觸發(fā)器器次態(tài)方程，，即時序電路路的狀態(tài)方程程（組）。（（3）根據(jù)狀態(tài)方方程（組）和和時鐘方程程（組），分分析得出時序序電路的狀態(tài)態(tài)（轉(zhuǎn)換）表表。（（4）由狀態(tài)表可可以畫出狀態(tài)態(tài)（轉(zhuǎn)換）圖圖，以及各觸觸發(fā)器輸出端端Q的時序波形。。（5）根據(jù)邏輯圖圖寫出輸出方方程，并由此此畫出輸出邏邏輯波形圖。。返回異步計數(shù)器同步計數(shù)器異步時序邏輯輯電路1時鐘方程：CP0=CPCP1=Q0CP2=CP激勵方程：J0=Q2K0=1J1=K1=1J2=Q１Q０K2=1狀態(tài)方程：&FF0FF1FF2Q0Q1Q21J1J1J1K1K1KRRRC1C1C1RDCPQ0↓CP↓CP↓(Q2Q1Q0)n(Q2Q1Q0)n+1000001001010010011011100100000101010110010111000下一頁返回異步時序邏輯輯電路2狀態(tài)(轉(zhuǎn)換)圖時序(波形)圖能自啟動的異異步五進制加加法(遞增)計數(shù)器111000001010101100011110返回CPQ0Q1Q2同步時序邏邏輯電路(扭環(huán)計數(shù)器器)Q２ｎ＋１=Q１ｎQ1ｎ＋１=Q0ｎQ0ｎ＋１=Q2ｎC11DRC11DRC11DRFF0FF1FF2Q0Q1Q2CPLD000001011111110100010101(Q2Q1Q0)n(Q2Q1Q0)n+1000001001011010101011111100000101010110100111110CPQ0Q1Q2返回二進計數(shù)器器異步二進計計數(shù)器:以觸發(fā)器構(gòu)構(gòu)成的一位位2進計數(shù)器異異步級聯(lián),前級輸出作作為后級時時鐘同步二進計計數(shù)器:各級觸發(fā)器器接共同時時鐘,前級輸出作作為后級T觸發(fā)器控制制信號遞增計數(shù)器器和遞減計計數(shù)器集成二進計計數(shù)器C11TC11TQ1Q21CPFF1FF2C11TC11TQ1Q21CPFF1FF212位異步遞增計計數(shù)器2位同步遞增計計數(shù)器SQ2Q1012300011011返回寄存器和移移位寄存器器一位寄存器器：基本RS觸發(fā)器可用用于一位二二進制數(shù)的的寄存并行寄存：：n個一位寄存存器并行連連接可存儲儲n位并行二進進制數(shù)（并并行數(shù)據(jù)））移位寄存器：n個寄存器串串行連接可可存儲n位串行二進進制數(shù)（串串行數(shù)據(jù)））QQRS1&&DILDQ0Q0RS1&&D0Qn-1Qn-1RS1&&Dn-1LD返回移位寄存器器移位寄存器器除實現(xiàn)串串行數(shù)據(jù)移移位寄存外外，還能實實現(xiàn)串并行行數(shù)據(jù)的轉(zhuǎn)轉(zhuǎn)換移位寄存分分左移和右右移C11DC11DQ0Q1DICPFF0FF1C11DC11DQ2Q3FF2FF3(I3I2I1I0)CPDIQ0Q1Q2Q31101返回多諧振蕩器器多諧振蕩器器是一種無無穩(wěn)態(tài)電路路，電路在在兩暫穩(wěn)態(tài)態(tài)（0和1狀態(tài)）之間間自動轉(zhuǎn)換換，輸出一一定頻率的的矩形波（（含豐富諧諧波）。CMOS多諧振蕩器器vIvO2vO1RC11G1G2VOHVOL+vIvO2vO1RC11G1G2VOLVOH+VthVDDVDD+△V+vIvO2-△V-tttPLtPH返回單穩(wěn)態(tài)觸發(fā)發(fā)器單穩(wěn)態(tài)觸發(fā)發(fā)器只有一一種穩(wěn)定狀狀態(tài)，另一一狀態(tài)為暫暫穩(wěn)態(tài)。單單穩(wěn)態(tài)電路路經(jīng)觸發(fā)進進入暫穩(wěn)態(tài)態(tài)，經(jīng)延遲遲環(huán)節(jié)延時時后回到穩(wěn)穩(wěn)態(tài)。單穩(wěn)穩(wěn)電路主要要用于脈寬寬變換。TTL與非門組成成的單穩(wěn)電電路vIttttTtWvO1vOvR恢復時間vγIISRVOH-VOL+IISRvO1vOvRCR&&G2G1vIVOHVOLVIHVOHVOL返回施密特觸發(fā)發(fā)器施密特觸發(fā)發(fā)器是具有有遲滯特性性的觸發(fā)器器，是電平平維持的觸觸發(fā)器，主主要應(yīng)用于于波形整形形。CMOS施密特觸發(fā)發(fā)器VT－=vI1=VT+=R2G1G211R1vI1vo1vI