《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料EDA復(fù)習(xí)資料《EDＡ技術(shù)基礎(chǔ)》題庫(kù)及參考答案(試用版)目錄一、填空題1?二、單選題5?三、簡(jiǎn)答題..................................................................................................................................1０四、應(yīng)用題11?五、上機(jī)實(shí)驗(yàn)題15?《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料一、填空題1．現(xiàn)代電子技術(shù)經(jīng)歷了CAＤ、2．ＥDA技術(shù)包括大規(guī)?？删幊唐骷﨏ＡE和ＥDA三個(gè)主要的發(fā)展階段。硬件描述語(yǔ)言HDL、、EDA工和波形輸入和VerilogHD具軟件和實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)四大要素。3．ＥDA的設(shè)計(jì)輸入主要包括文本輸入方式、圖形輸入方式方式三種形式。4．目前已經(jīng)成為IＥEＥ標(biāo)準(zhǔn)、應(yīng)用最為廣泛的硬件描述語(yǔ)言有ＶＨDLＬ。仿真是一種對(duì)所設(shè)計(jì)電路進(jìn)行間接檢測(cè)的方法，包括_功能仿真和_時(shí)序仿真。5．層次化設(shè)計(jì)是將一個(gè)大的設(shè)計(jì)項(xiàng)目分解為若干個(gè)子項(xiàng)目或若干個(gè)層次來(lái)完成的。先從底層的電路設(shè)計(jì)開(kāi)始,然后在___高層次__＿的設(shè)計(jì)中逐級(jí)調(diào)用低層次的設(shè)計(jì)結(jié)果，直至實(shí)現(xiàn)系統(tǒng)電路的設(shè)計(jì)。6．用HDL設(shè)計(jì)的電路,既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個(gè)電路的功能塊獨(dú)立存在和獨(dú)立運(yùn)行＿_(dá)_＿。7．可編程邏輯器件從結(jié)構(gòu)上可分為乘積項(xiàng)結(jié)構(gòu)器件8．PLD（ＦPＧA、CLＰD)種類繁多，特點(diǎn)各異。共同之處包括的三大部分是邏輯塊陣列、輸入/和查找表結(jié)構(gòu)器件。輸出塊和互連資源。9．ＦＰＧA兩類配置下載方式是主動(dòng)配置方式和被動(dòng)配置方式。10．QuarｔusII是EDA器件制造商Alteｒa公司自己開(kāi)發(fā)的＿＿_(dá)ＥDＡ工具_(dá)__軟件。11．QuａｒtusII工具軟件安裝成功后、第一次運(yùn)行前,還必授權(quán)。12．QuaｒtusII支持原理圖、__文本和波形等不同的編輯方式。13．在ＱuartusII集成環(huán)境下，設(shè)計(jì)文件不能直接保存在計(jì)算機(jī)磁盤根目錄中,因此設(shè)計(jì)者在進(jìn)入設(shè)計(jì)之前,應(yīng)當(dāng)在磁盤根目錄中建立保存設(shè)計(jì)文件的工程目錄(文件夾）。14．在ＱuartusII集成環(huán)境下執(zhí)行原理圖輸入設(shè)計(jì)法,應(yīng)選擇___模塊/原理圖文件(ＢｌockDiaｇram/SchematicFile).＿＿方法，設(shè)計(jì)文件的擴(kuò)展名是＿_(dá).bdf_______。15．無(wú)論何種設(shè)計(jì)環(huán)境,VHDL設(shè)計(jì)文件都__.ｖｈd＿＿_(dá)__＿_(dá)的擴(kuò)展名保存，而VerilogHDL設(shè)計(jì)文件應(yīng)以__.v_＿＿＿＿＿_(dá)的擴(kuò)展名保存。16．設(shè)計(jì)文件輸入結(jié)束后一定要通過(guò)17．在ＱuartusII集成環(huán)境下可以執(zhí)行一個(gè)元件符號(hào)。這個(gè)元件符號(hào)的擴(kuò)展名為現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。編譯(Compiler)CreateＤｅfaultＳymｂoｌ．bsf_____,它可以被其他圖形設(shè)計(jì)文件,檢查設(shè)計(jì)文件是否正確。命令,為設(shè)計(jì)文件創(chuàng)建,以實(shí)調(diào)用18．指定設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過(guò)程稱為_(kāi)_引腳鎖定__＿_(dá)。19．QuaｒｔuｓII中波形文件的擴(kuò)展名是__.vwｆ_____＿_(dá)。20．在完成設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的鎖定后，再次對(duì)設(shè)計(jì)電路的仿真稱為_(kāi)＿_(dá)時(shí)序仿真__或＿_(dá)后仿真___。21．以EDA方式實(shí)現(xiàn)的電路設(shè)計(jì)文件,最終可以編程下載到__ＦPGA__或_CPLD_芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。22．在對(duì)設(shè)計(jì)文件編程下載時(shí)，需要選擇的ByｔeＢｌaster（MＶ)編程方式，此編程方式對(duì)應(yīng)計(jì)算機(jī)的_＿＿并行口23．一般將一個(gè)完整的VHＤL程序稱為24．VＨＤL設(shè)計(jì)實(shí)體由庫(kù)和程序包、實(shí)體、結(jié)構(gòu)體、和配置＿_(dá)＿實(shí)體和結(jié)構(gòu)體是設(shè)計(jì)實(shí)體的基本組成部分,它們可以構(gòu)成最基本的ＶHＤL程序。25．ＶＨDＬ的設(shè)計(jì)實(shí)體由結(jié)構(gòu)體組成。26．VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的輸入/輸出端口實(shí)體對(duì)外的一個(gè)通信界面,是外界可以看到的部分;ＶＨＤL的結(jié)構(gòu)體用來(lái)描述設(shè)計(jì)實(shí)體的編程下載通道，“MV”是混合電壓的意思。設(shè)計(jì)實(shí)體。等部分構(gòu)成。其中實(shí)體聲明部分和或引腳，它是設(shè)計(jì)邏輯結(jié)構(gòu)《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料和___＿邏輯功能,它由ＶHDL語(yǔ)句構(gòu)成，是外界看不到的部分。27．ＶHＤＬ的普通標(biāo)識(shí)符(或稱“短標(biāo)識(shí)符”）必須以字母開(kāi)頭，后跟若干字母、數(shù)字或單個(gè)下劃線構(gòu)成，且不能以下劃線結(jié)束。28．在VＨDL中最常用的庫(kù)是IＥEE標(biāo)準(zhǔn)庫(kù),最常用的程序包是_(ＳＴD_ＬOGIＣ_1164）___。29．在VＨDL的端口聲明語(yǔ)句中,端口方向關(guān)鍵字包括_IN_、＿OUＴ_、＿_(dá)INOUT__和__＿BＵFFER30．在VHDL程序中，單個(gè)字符要用括起來(lái)。31．ＶＨDL的數(shù)據(jù)對(duì)象包括變量、常量。單引號(hào)括起來(lái)，字符串要用雙引號(hào)和信號(hào),它們是用來(lái)存放各種類型數(shù)據(jù)的容器。32．常數(shù)是程序中恒定不變的值,一般在程序前部聲明,在VＨＤＬ中用CONＳＴＡNT＿＿語(yǔ)句定義。33．VHDＬ的變量(VAＲIABLE)是一個(gè)局部量,只能在進(jìn)程、函數(shù)和過(guò)程中聲明和使用。34．ＶHDL的信號(hào)(SＩＧＮＡL）是一種數(shù)值容器,不僅可以容納當(dāng)前值，也可以保持歷史值。35．VHＤL的操作符包括___邏輯操作符_（ＬogicOｐerａｔｏr)_、__關(guān)系操作符（ＲelationａlOpｅｒator）_＿、＿_(dá)算術(shù)操作符(ArithmetｉｃOperator)＿和＿符號(hào)操作符（ＳiｇｎＯpｅratｏr）。36．在VHDL中,預(yù)定義的束的數(shù)據(jù)類型的范圍等。屬性標(biāo)識(shí)符可用于檢出時(shí)鐘邊沿、完成定時(shí)檢查、獲得未約37．HDL的基本描述語(yǔ)句包括_ｏnｃurrentStatｅmeｎtｓ）＿_(dá)____。順序語(yǔ)句(SeqｕentialStａｔeｍentｓ）_____和并行語(yǔ)句（C38．ＶHＤL的順序語(yǔ)句只能出現(xiàn)在進(jìn)程（PROCEＳＳ)、過(guò)程_(PROＣEDＵRＥ）__函數(shù)(FＵNＣTIＯN)＿_(dá)__中，是按程序書寫的順序自上而下、一條一條地執(zhí)行。＿和型。39．VHDL的PRＯCESS語(yǔ)句是由順序語(yǔ)句組成的，但其本身卻是40．VHDL的并行信號(hào)賦值語(yǔ)句的賦值目標(biāo)必須都是___信號(hào)____。并行語(yǔ)句。41．ＶHＤL的子程序有__＿_(dá)_過(guò)程（PROCＥDURE）___和＿_(dá)_函數(shù)(FUＮCＴION)＿_(dá)___兩種類42．元件例化是將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體或設(shè)計(jì)模塊作為一個(gè)＿_(dá)元件＿_(dá)___，連接到當(dāng)前設(shè)計(jì)實(shí)體或設(shè)計(jì)模塊中一個(gè)指定的_＿＿端口_＿＿_(dá)_。43．VＨＤL的程序包是用VＨDL語(yǔ)言編寫的，其源程序也需要以__．vｈd_＿_(dá)_＿_(dá)文件類型保存。44．元件例化時(shí)端口映射方式分為_(kāi)_位置__＿_(dá)_映射法、＿_(dá)＿名稱__＿_(dá)_映射法和_＿_(dá)混合＿＿＿_(dá)_映射法３種。45．注釋VHＤL設(shè)計(jì)實(shí)體:ＬＩBRARＹIEEＥ;USEIEEE.STD＿LOGIC_１1６4.ALL；--庫(kù)、程序包聲明EＮTＩTYＨ_ADDERIＳPORT(A,B:ＩＮSTD_LOGＩC；SO，ＣO:ＯUTSTＤ_LOGIＣ);EＮDENTITYH_ADDER；-－實(shí)體聲明ARＣHITECTURＥART2OFH＿ADDERＩＳ－－結(jié)構(gòu)體《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料聲明BＥGINSO<=(ＡORB）AND(ANAＮDB);CO<=NＯＴ(ANANDB)；ENDARCHIＴECＴＵRＥAＲＴ2;46．在ＱuartusＩI環(huán)境下,要通過(guò)執(zhí)行Ｆile菜單下的ｌFileｓforCurrenｔFiｌe命令產(chǎn)生元件符號(hào)。Cｒeate∠Uｐdate/ＣreateSyｍbo47．按結(jié)構(gòu)特點(diǎn)和編程工藝的不同,大規(guī)模、高密度PLD器件可分為ＣPLＤ和FPＧA兩大類。48．采用SRＡＭ結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息不保存(消失）49．在世界上為數(shù)眾多的ＥDA生產(chǎn)廠商中最大的三家是ＡLTERＡ＿_(dá)__Ｌattice。、____XILＩNX_＿_(dá)＿＿和?！禘DA技術(shù)基礎(chǔ)》復(fù)習(xí)資料二、單選題1．關(guān)于ＥDA技術(shù)的設(shè)計(jì)流程,下列順序正確的是(A)Ａ原理圖／HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試B原理圖/ＨDＬ文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試；C原理圖/HＤL文本輸入→功能仿真→綜合→編程下載→適配硬件測(cè)試；D原理圖／ＨDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試2．對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，下面說(shuō)法是不正確的(C)A原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；Ｂ原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法;C原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述；D原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。3．下列對(duì)CＰLD結(jié)構(gòu)與工作原理的描述中,正確的是（C）AＣＰＬＤ是基于查找表結(jié)構(gòu)的可編程邏輯器件；BCPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；Ｃ早期的CPＬＤ是從GAＬ的結(jié)構(gòu)擴(kuò)展而來(lái)；D在Aｌtera公司生產(chǎn)的器件中，MAＸ7０00系列屬CPLＤ結(jié)構(gòu);4．QuartusII的設(shè)計(jì)文件不能直接保存在(B)。Ａ系統(tǒng)默認(rèn)路徑B硬盤根目錄Ｃ項(xiàng)目文件夾D用戶自定義工程目錄5．執(zhí)行QｕaｒｔusＩI的（A)命令,可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。ACｒeaｔe∠Updaｔｅ/CrｅateＳymbolFileｓfoｒＣurrentFilｅＳimｕlａt(yī)orBCCompileｒＤＴimingAnaｌｙｚｅｒ6．在下列器件中,不屬于PLD的器件是(C)。APROMBPALCSRＡMＤＰLA7．在PLD中陳列圖如下所示,其邏輯表達(dá)式為（B）.A．F=A+Ｂ+CＢ．F=A+CC．Ｆ=A·CＤ.F=Ａ·B·C·D8．使用QuartusＩＩ工具軟件建立仿真文件，應(yīng)采用(D）方式.A.圖形編輯B．文本編輯Ｃ．符號(hào)編輯D.波形編輯9．建立設(shè)計(jì)項(xiàng)目的菜單是（C).Ａ.“File”“New”Ｂ．“Projeｃt”“ＮeｗＰrｏjectＷizarｄ”Ｃ.“File”“NewProｊectWizard”10．在ＭＡＸ+pｌusⅡ工具軟件中,包括門電路、觸發(fā)器、電源、輸入、輸出等元件的元件庫(kù)是（C)文件夾．A．＼maｘplus2＼max2lib\mｆＣ.\ｑuartｕｓ\ｌibraｒy\prｉmitivesB.\ｑuａrtus\libｒaｒy＼mｅｇa_lpmD．＼ｍyｅda＼mygｄf11．在ＱｕartuｓII工具軟件中,完成編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等打操作,并檢查設(shè)計(jì)文件是否正確的過(guò)程稱為(B)A．編輯Ｂ.編譯Ｃ．綜合D．編程《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料12．在QuarｔｕsII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（D)．Ａ.仿真13．仿真是對(duì)電路設(shè)計(jì)的一種(ＢＢ.間接的14．執(zhí)行QｕａrtusII的（BB.編譯C．綜合Ｄ.被高層次電路設(shè)計(jì)調(diào)用)檢測(cè)方法.Ｃ.同步的)命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真.Ａ．直接的Ｄ.異步的A．CrｅateDeｆaｕlｔSｙｍbolＣ.CompｉleｒB．StａrtSｉmｕｌatiｏnD．TimingAｎalyzer15．QuartｕsIＩ的波形文件類型是(A)．Ａ..ｖwf16．QuarｔusII的圖形設(shè)計(jì)文件類型是(ＢA．.ｓcｆB．.bdfC．.ｖｈd17．ＱuartusII是(CＡ．高級(jí)語(yǔ)言B．硬件描述語(yǔ)言B．.gdｆＣ．．ｖhdＤ..v).Ｄ．．v）Ｃ.ＥＤA工具軟件Ｄ.綜合軟件18．使用QｕartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入,應(yīng)采用(A)方式.A．模塊/原理圖文件B．文本編輯D．波形編輯19．使用QuaｒtusII的圖形編輯方式輸入的電路原理圖文件必須通過(guò)（Ｂ）才能進(jìn)行仿真驗(yàn)證．Ａ.編輯Ｂ.編譯C．綜合D．編程20．QuａrｔｕsIＩ的波形文件當(dāng)中設(shè)置仿真時(shí)間的命令是(B）A．Eｄit/EndTimeB。Ediｔ/TimｅＢａrC．Ｖｉew/EndTiｍeseｒtNodｅorBus…21．一個(gè)能為ＶHDＬ綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為(C）．Ｃ．符號(hào)編輯Ｄ．Eｄit/IｎA(yù)．設(shè)計(jì)輸入22．VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)(DＢ.輸出C．仿真23．VＨDL常用的庫(kù)是（A）標(biāo)準(zhǔn)庫(kù).A．IEEＥＢ．ＳTD24．在VHDＬ的端口聲明語(yǔ)句中，用（AＡ.INＢ.ＯUＴ25．在VHＤL的端口聲明語(yǔ)句中，用(B)聲明端口為輸出方向．B．OUTＣ．INOUT26．在VHDL的端口聲明語(yǔ)句中,用(C)聲明端口為雙向方向.Ｂ．ＯＵTＣ.ＩNＯUＴD.ＢＵＦFＥR27．在VＨＤL的端口聲明語(yǔ)句中,用（D)聲明端口為具有讀功能的輸出方向．Ａ．INB．OUＴＣ.INＯUＴ28．在VＨDL標(biāo)識(shí)符命名規(guī)則中,以(Ａ)開(kāi)頭的標(biāo)識(shí)符是正確的．Ａ.字母B.數(shù)字Ｃ.漢字29．在下列標(biāo)識(shí)符中，（C)是VＨDL合法標(biāo)識(shí)符.Ａ．4h＿addeB．h_ａｄdｅ4＿C.h_aｄdｅr_430．在下列標(biāo)識(shí)符中,（A)是ＶＨDL錯(cuò)誤的標(biāo)識(shí)符.A．４ｈ＿addeＢ.h_adde4Ｃ．h_adder_431．在VHDL中，(D)不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元．B．常量C.數(shù)據(jù)D.變量32．在VＨDＬ中，（D)的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為．A．信號(hào)Ｃ.數(shù)據(jù)D．變量33．在VHDL中,(A)的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號(hào)的賦值是需要一定延時(shí)時(shí)間．Ａ.信號(hào)B．常量B.設(shè)計(jì)輸出Ｃ.設(shè)計(jì)實(shí)體Ｄ．設(shè)計(jì)結(jié)構(gòu)），成為系統(tǒng)的一部分．Ｄ.調(diào)用Ａ．輸入Ｃ．WOＲKＤ．PＡCKAGE）聲明端口為輸入方向.C．ＩNOUTＤ．BUFFEＲA.IND.BUFFERA.IND.BUFFERＤ．下劃線D．＿ｈ_ａｄdeD.ｈ_addeＡ．信號(hào)Ｂ．常量Ｃ．?dāng)?shù)據(jù)Ｄ．變量

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料34．ＶHＤL程序中的中間信號(hào)必須在___＿_(dá)____＿中定義，變量必須在_＿_(dá)_____＿_(dá)中定義.（B)Ａ．實(shí)體進(jìn)程B．結(jié)構(gòu)體進(jìn)程Ｃ.進(jìn)程進(jìn)程Ｄ．結(jié)構(gòu)體結(jié)構(gòu)體35．在VHDL中,目標(biāo)變量的賦值符號(hào)是(Ｃ).Ａ.＝:B．＝C．:=Ｄ.＜＝36．在VHDL中，目標(biāo)信號(hào)的賦值符號(hào)是(Ｄ）.Ｂ．=C.：＝D.＜=37．在ＶHDL中，用語(yǔ)句(Ｂ）表示檢測(cè)cloｃｋ的上升沿．Ａ．＝：Ａ.clocｋ’ＥVＥNＴB.ｃlｏｃk’EVＥNTANDclｏｃk=’１’Ｄ.ｃloｃk’ＥＶＥNTANＤcｌock=’0’C.clock=’1’38．在VHＤL中,用語(yǔ)句(D)表示檢測(cè)cｌｏcｋ的下降沿.A．clｏｃk’EＶENTC.clock=’１’B．clock’EＶENTANＤｃloｃｋ=’１’D.cｌock’ＥＶENTANDclock=’0’39．在ＶHDL中,IF語(yǔ)句中至少應(yīng)有1個(gè)條件句,條件句必須由(Ｃ)表達(dá)式構(gòu)成.Ａ.BIＴB．SＴＤ_ＬOGＩCＣ.BOOＬEAND．任意40．在VＨDL的CAＳE語(yǔ)句中，條件句中的“＝＞”不是操作符，它只相當(dāng)于（Ｂ)的作用．A．ＩFB.ＴHEＮＣ．ANＤＤ．OR41．在VＨDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOＯＰ語(yǔ)句的局部變量,（B)事先聲明.Ａ．必須Ｂ．不必C．其類型要42．在VHDL中，語(yǔ)句“ＦＯRｎI(lǐng)N0TＯ7LOOP”定義循環(huán)次數(shù)為（A)次.Ａ.８C．0Ｄ.１43．在VHDＬ中,含WAIT語(yǔ)句進(jìn)程PＲOCESS的括弧中后(ＢＡ.可以B.不能Ｃ.任意D.只能44．在VHDL的并行語(yǔ)句之前，可以用(C)來(lái)傳送往來(lái)信息．Ａ.變量B.變量和信號(hào)C．信號(hào)Ｄ.常量45．在VHDL中，ＰROCESS結(jié)構(gòu)是由(Ａ）語(yǔ)句組成的.B．順序和并行C.并行D．任何46．在ＶHＤL的進(jìn)程語(yǔ)句格式中，敏感信號(hào)表列出的應(yīng)當(dāng)是設(shè)計(jì)電路的（A)信號(hào)．A.輸入B.輸入和輸出Ｃ.輸出D.時(shí)鐘47．在VＨＤＬ中，條件信號(hào)賦值語(yǔ)句ＷＨＥN＿ELSＥ屬于（C)語(yǔ)句．Ｂ.順序Ｃ.并行D．其屬性要B.7）加敏感信號(hào)，否則是非法的．Ａ．順序Ａ．并行兼順序Ｄ．任意48．在元件例化(COMPOＮENＴ）語(yǔ)句中,用（D）符號(hào)實(shí)現(xiàn)名稱映射,將例化元件端口聲明語(yǔ)句中的信號(hào)名與PＯＲTＭAＰ(）中的信號(hào)名關(guān)聯(lián)起來(lái).A.=B.：=49．ＶHDL的ＷORK庫(kù)是用戶設(shè)計(jì)的現(xiàn)行工作庫(kù)，用于存放（AA．用戶自己設(shè)計(jì)的工程項(xiàng)目Ｂ．公共程序Ｃ．＜=D．＝＞）．Ｃ．共享數(shù)據(jù)D．圖形文件50．在ＶＨDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在(D）中.A．設(shè)計(jì)實(shí)體Ｄ.程序包Ｂ．程序庫(kù)C.結(jié)構(gòu)體51．把上邊的英文縮略語(yǔ)和下邊的中文意思對(duì)應(yīng)起來(lái)。(1）EDA（2)FPＧA（3)SＯC（４）CPＬD(９）BST(5)ＡSIC（１0)IＥＥE(6)SRAM（7）ＩＳPa片上系統(tǒng)（８)VHDLb復(fù)雜可編程邏輯器件c現(xiàn)場(chǎng)可編程門陣列d靜態(tài)隨機(jī)存取存儲(chǔ)器《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料e在系統(tǒng)可編程ｆ超高速硬件描述語(yǔ)言g邊界掃描測(cè)試技術(shù)ｉ電子設(shè)計(jì)自動(dòng)化h美國(guó)電子工程師協(xié)會(huì)ｊ專用集成電52．不完整的IF語(yǔ)句,其綜合結(jié)果可實(shí)現(xiàn)__＿＿Ａ_＿_(dá)_。A.時(shí)序邏輯電路B.組合邏輯電路C．雙向電路完整的IF語(yǔ)句,其綜合結(jié)果可實(shí)現(xiàn)___B____。Ｄ．三態(tài)控制電路Ｄ．三態(tài)控制電路53．A.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路54．進(jìn)程中的信號(hào)賦值語(yǔ)句,其信號(hào)更新是__＿C___＿。A按順序完成;Ｂ比變量更快完成；C在進(jìn)程的最后完成;55一個(gè)項(xiàng)目的輸入輸出端口是定義在A。Ａ．實(shí)體中Ｂ.結(jié)構(gòu)體中C．任何位置56.描述項(xiàng)目具有邏輯功能的是Ｂ。A.實(shí)體Ｂ.結(jié)構(gòu)體C.配置５7.關(guān)鍵字ＡRCHＩTＥＣTＵRE定義的是Ａ。A.結(jié)構(gòu)體Ｂ.進(jìn)程Ｃ.實(shí)體D.配置58．ＱuarｔｕsII中編譯VHDL源程序時(shí)要求Ｃ。D都不對(duì)。D.進(jìn)程體D.進(jìn)程A.文件名和實(shí)體可以不同名C.文件名和實(shí)體名要相同B.文件名和實(shí)體名無(wú)關(guān)D．不確定5９.1987標(biāo)準(zhǔn)的VHＤL語(yǔ)言對(duì)大小寫是A.敏感的B.只能用小寫C.只能用大寫6０.關(guān)于1９87標(biāo)準(zhǔn)的VＨDL語(yǔ)言中,標(biāo)識(shí)符描述正確的是A。D。D.不敏感A．必須以英文字母開(kāi)頭C.可以使用數(shù)字開(kāi)頭B.可以使用漢字開(kāi)頭Ｄ.任何字符都可以61.符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是Ａ。Ａ.a_2＿３B．a(chǎn)__＿＿_(dá)２C.2_2＿a62．不符合1９８7ＶHDＬ標(biāo)準(zhǔn)的標(biāo)識(shí)符是C。A.a_１_inB．a(chǎn)_ｉn_２C.2_aＤ.2aD.aｓｄ_16３．變量和信號(hào)的描述正確的是Ａ。A.變量賦值號(hào)是：=B.信號(hào)賦值號(hào)是:＝C．變量賦值號(hào)是<=D.二者沒(méi)有區(qū)別64.下面數(shù)據(jù)中屬于實(shí)數(shù)的是B。A.４.2Ｄ.“11011”65.下面數(shù)據(jù)中屬于位矢量的是D。A.４.２Ｂ.3C．‘1’66可以不必聲明而直接引用的數(shù)據(jù)類型是C。B.3C.‘1’D.“１1０11”A．SＴD_LOGICC.ＢITＢ.SＴD_LOGIC_VECＴO(shè)RＤ.前面三個(gè)答案都是錯(cuò)誤的67.ＳTD_ＬＯGIＧ_1１64中定義的高阻是字符Ｄ。A．XB.ｘＣ.z68.STD＿LOGIG_1１6４中字符H定義的是A．弱信號(hào)１Ｂ.弱信號(hào)０Ｃ．沒(méi)有這個(gè)定義69．VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是Ｃ。A.邏輯運(yùn)算的優(yōu)先級(jí)最高B.關(guān)系運(yùn)算的優(yōu)先級(jí)最高Ｄ．ZA。D.初始值C.邏輯運(yùn)算的優(yōu)先級(jí)最低Ｄ.關(guān)系運(yùn)算的優(yōu)先級(jí)最低70.ＶHDＬ運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是Ａ。A.ＮOT的優(yōu)先級(jí)最高B.ＡND和NOＴ屬于同一個(gè)優(yōu)先級(jí)《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料C.NＯT的優(yōu)先級(jí)最低D.前面的說(shuō)法都是錯(cuò)誤的７1.ＶＨDＬ運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是D。A.括號(hào)不能改變優(yōu)先級(jí)Ｃ.括號(hào)的優(yōu)先級(jí)最低B.不能使用括號(hào)Ｄ．括號(hào)可以改變優(yōu)先級(jí)72.如果a=1,b＝０,則邏輯表達(dá)式（ａANDb）OＲ(ＮOＴbANDa）的值是A.0B.1C.2D.不確定73.不屬于順序語(yǔ)句的是CB。。A.IF語(yǔ)句句B.LOOP語(yǔ)句C．ＰROＣESS語(yǔ)句D.ＣAＳE語(yǔ)７4.EDＡ的中文含義是A.電子設(shè)計(jì)自動(dòng)化C.計(jì)算機(jī)輔助教學(xué)A。Ｂ.計(jì)算機(jī)輔助計(jì)算D.計(jì)算機(jī)輔助制造75可編程邏輯器件的英文簡(jiǎn)稱是D。A.FＰGAB.ＰLAC．PＡL76.現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是Ａ。Ａ．FPＧAB.PLAC．PAＬ７7.在EＤA中，ISP的中文含義是B。D.PLDD.PLDＡ．網(wǎng)絡(luò)供應(yīng)商C.沒(méi)有特定意義B.在系統(tǒng)編程D.使用編程器燒寫PLD芯片7８.在EDＡ中,ＩP的中文含義是D。A．網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒(méi)有特定意義79.EPF１0K３０TC144－4具有多少個(gè)管腳A。D.知識(shí)產(chǎn)權(quán)核A．144個(gè)C.15個(gè)B.8４個(gè)Ｄ.不確定80.如果a=1,b=1，則邏輯表達(dá)式（aXORb）OR(ＮＯＴbAＮDa）的值是A。A.0Ｂ．1C.2D．不確定8１.QuartusIＩ是哪個(gè)公司的軟件Ａ。Ａ.ALTERAB.ATMEＬC.ＬATTICED．XILINＸ82.在ＶHDL語(yǔ)言中,下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是ＤA.ifｃｌk’eveｎtanｄclk＝‘1’theｎ。B.iｆｒｉsing＿edgｅ(clk）ｔｈeｎＣ.ｉｆcｌｋ’eveｎtaｎｄｃｌｋ＝‘0’thｅnD.ifｃlk’sｔａbleandnotclk＝‘1’ｔhｅn8３.VＨDL語(yǔ)言共支持四種常用庫(kù),其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù):D。A.ＩEEE庫(kù)84.下列語(yǔ)句中,不屬于并行語(yǔ)句的是：BA.進(jìn)程語(yǔ)句B.CASE語(yǔ)句B．VIＴAＬ庫(kù)Ｃ.SＴＤ庫(kù)。Ｄ．WORK工作庫(kù)Ｃ.元件例化語(yǔ)句D.ＷHEN…ELSE…語(yǔ)句8５．在EDA工具中,能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱為BA.仿真器B.綜合器C.適配器D．下載器86.下面哪一條命令是QuaｒtｕsＩI軟件中引腳鎖定的命令Ｂ。。A．ｆｉｌe—>ｓｅtprojecｔtocｕrrentfｉlｅＢ．Aｓｓigｎｍｅnｔs—＞AssignmentｓEditorＣ．ａssign—>ｐiｎ/ｌocatioｎcｈip87.下列關(guān)于信號(hào)的說(shuō)法不正確的是DA.信號(hào)代表物理設(shè)計(jì)中的某一條硬件連接線。Ｄ．file—>cｒeaｔedｅｆaulｔsｙmbol]。Ｂ．信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn),也可以流出。

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料C.在同一進(jìn)程中,對(duì)一個(gè)信號(hào)多次賦值,其結(jié)果只有第一次賦值起作用。D.在進(jìn)程和子程序中不但能使用信號(hào)，而且能說(shuō)明信號(hào)。88.下面哪一個(gè)可以用作VHＤL中的合法的實(shí)體名D。Ａ.OＲB．VＡＲIＡBLEC.SIGNAＬD.OＵＴ１89．下列關(guān)于變量的說(shuō)法正確的是A。A.變量是一個(gè)局部量,它只能在進(jìn)程和子程序中使用。B.變量的賦值不是立即發(fā)生的，它需要有一個(gè)δ延時(shí)。Ｃ.在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào),也可以使用變量。D．變量賦值的一般表達(dá)式為:目標(biāo)變量名<=表達(dá)式。90．下列關(guān)于CASE語(yǔ)句的說(shuō)法不正確的是B。A．條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍內(nèi)。Ｂ.ＣASＥ語(yǔ)句中必須要有WＨENOTＨＥRS=>NＵLL;語(yǔ)句。C.CＡSＥ語(yǔ)句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn)。D.CＡＳE語(yǔ)句執(zhí)行必須選中,且只能選中所列條件語(yǔ)句中的一條。9１.在QuaｒtusＩI集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是D。A.綜合B.編譯Ｃ.仿真Ｄ．被高層次電路設(shè)計(jì)調(diào)用92.VHDＬ語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言;一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分,結(jié)構(gòu)體描述B。A.器件外部特性Ｂ.器件的內(nèi)部功能C．器件的綜合約束E.器件外部特性與內(nèi)部功能９3．下列標(biāo)識(shí)符中，B是不合法的標(biāo)識(shí)符。A.Ｓtaｔe0Ｂ.９moonC.Nｏt＿Ａck＿０94.在VHDL中,IF語(yǔ)句中至少應(yīng)有1個(gè)條件句,條件句必須由C表達(dá)式構(gòu)成。A．BITＢ．STD_ＬOGICC．ＢOOLEAND.INTＥGＥR9５.在VＨDL中D不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。A.信號(hào)B.常量Ｃ.數(shù)據(jù)D.變量96.在VHDＬ中,為定義的信號(hào)賦初值,應(yīng)該使用C符號(hào)。Ａ.＝：B.=C.：=D．＜=97．在VＨＤL中,一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)BA.設(shè)計(jì)實(shí)體Ｂ.結(jié)構(gòu)體C.輸入D.輸出D.signａll98.在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中,預(yù)定義的標(biāo)準(zhǔn)邏輯位ＳTD_LOＧIC的數(shù)據(jù)類型中是用Ｂ表示的。Ａ.小寫字母和數(shù)字字B.大寫字母數(shù)字C．大或小寫字母和數(shù)字Ｄ．全部是數(shù)99.在ＶＨDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOＧIＣ有C種邏輯值。A.2B.3C.９Ｄ．８１０0.下列狀態(tài)機(jī)的狀態(tài)編碼,__＿Ａ______方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。A．狀態(tài)位直接輸出型編碼B．一位熱碼編碼C.順序編碼D．格雷編碼

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料三、簡(jiǎn)答題１、下圖為PROＭ的PLD陣列圖,試寫出輸出F1和F０表達(dá)式。AA10或陣列（可編程）AA1AA010與陣列（固定）FF10解F0A0A1A0A1A0A1F1A1A02、試簡(jiǎn)述CＰＬD和FPＧA的結(jié)構(gòu)。答：CPLD:內(nèi)部互連結(jié)構(gòu)由固定長(zhǎng)度的連線資源組成,布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成,即乘積項(xiàng)結(jié)構(gòu)。該結(jié)構(gòu)來(lái)自于典型的ＰAL、GAL器件的結(jié)構(gòu)。采用ＥＥPＲOM工藝。ＦPＧＡ:內(nèi)部互連結(jié)構(gòu)由多種長(zhǎng)度不同的連線資源組成,每次布線的延遲可不同,屬統(tǒng)計(jì)型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲(chǔ)器（SRAM）構(gòu)成的函數(shù)發(fā)生器,即查找表。通過(guò)查找表可實(shí)現(xiàn)邏輯函數(shù)功能。用ＳRAM工藝?！禘DA技術(shù)基礎(chǔ)》復(fù)習(xí)資料四、應(yīng)用題[知識(shí)模塊一］1.分析下面的源程序,說(shuō)明設(shè)計(jì)電路的功能.（１）VHDL源程序LIBRARYIEEE;ＵSEIEEＥ.STＤ_LOＧIC＿1164.ＡLL；USEIＥEE．ＳTＥ_(tái)ＬOGIC_UNSIＧNＥD．AＬL;ENTITYLX3_1ISPOＲＴ（s2,ｓ1,s0：INSTD_LOGＩＣ；d3,d2,ｄ1,ｄ0:INSTD_LＯGIC;ｄ7，d６，d5,d4：ＩNSTD_ＬOＧIC;Y:ＯUTSＴD_ULOGIＣ）；EＮDLＸ3＿1；ARＣHＩTＥCTUREｏneOFLX3_1ISSIGNAＬs:STD＿LＯGＩC_VECＴO(shè)R(2DＯWNTO０);ＢＥGＩＮs<＝ｓ2&s1＆s0;y<=d0d1WHEＮs=”０0０”EＬSEWHＥＮｓ＝”0０1”ELSEWHＥNs＝”010”ELSＥWHENs=”０11”EＬＳＥWＨＥＮs＝”100”EＬＳＥd２ｄ３d４d５d6WHEＮs=”１０１”ELSＥWＨEＮs=”110”ELSEd７;ＥＮDonｅ;解：該源程序設(shè)計(jì)的是8選1數(shù)據(jù)選擇器，ｄ7—d0是數(shù)據(jù)輸入端,s２、s1和ｓ０是控制輸入端，Y是數(shù)據(jù)輸出端。當(dāng)s2ｓ１s0＝０00時(shí)，do數(shù)據(jù)被選中，輸出y=do;當(dāng)s２s1s0=０01時(shí)，d1數(shù)據(jù)被選中，輸出y=d1;依此類推。2.分析下面的ＶHDＬ源程序，說(shuō)明設(shè)計(jì)電路的功能。(1）VHDＬ源程序LＩBRAＲYIEEＥ;ＵSEIＥEE．STＤ＿LOＧＩC_1164.ALL;USEIEEE.ＳＴD＿ＬOＧＩC_UNＳIＧNＥD.ALL;ENＴＩＴＹLX3_２ISＰＯRT（A:ＩＮSTD_LＯGＩC_VＥCTOR（３DOＷNＴＯ0);Ｂ：INSTＤ_LOGIC_VＥCTOR(3DOWNＴO(shè)0);GT,LT,ＥQ:OＵTSTD_LＯGIC);ENDLX3_2;ARCHIＴEＣTUＲEoneＢＥGINOFＬX3_2IS

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料ＰROCＥＳS(a,b）BGＥIＮGＴ<＝’０’ＬT<＝’0’EQ<=’０’ＩＦA＞BTＨENELSIFA＜BTHＥNELSEGT<=’1’LT<＝’1’ＥQ<＝’1’ＥＮDIF;EＮDＰROCESS；ＥNＤoｎe;解：該源程序設(shè)計(jì)的是４位二進(jìn)制數(shù)據(jù)比較器電路。A［3..0]和B[３.．0］是兩個(gè)4位二進(jìn)制數(shù)輸入,當(dāng)A[３..0]＞B[3..0]時(shí),大于輸出端ＧT＝1；當(dāng)A[３.．0]<Ｂ[3..0]時(shí),小于輸出端LT=1；當(dāng)A［３..0］=Ｂ[3．.0］時(shí),等于輸出端ＥＱ＝1。3.分析下面的源程序,說(shuō)明設(shè)計(jì)電路的功能。(1）ＶHDL源程序LIBRARYIEEE；UＳEIEEE.SＴD＿LＯGIＣ_1１６４．AＬＬ;ＥＮＴITYLX３_３IＳPORT(ABIN:INSTD_LOGIC_VECTOＲ（7DOWNTO０);DIN:INSＴD_LOＧIC_VＥCＴＯR(７DOWNTＯ0);DＯUＴ：OUTSTD_ＬOＧIC＿VECTＯR(7ＤOWNＴO(shè)0));ENDLX3_3;ARCHIＴECTURＥoneOFLX３_3IＳBＥGINＰROCESＳ(ABIN,ＤIＮ）BEGＩNFORIＩN0TO7LOOPDＯＵT(I)<=ＤIN(I）ＡＮDAＢＩN（I);ENＤLＯOP；ＥNDPROCESＳ;ENDonｅ；解:該VHＤL源程序設(shè)計(jì)二輸入端的8與門電路。８?jìng)€(gè)與門的輸入端為ＡBIN７—ＡBＩN0和DIN7—ＤIＮ0，輸出為DＯUＴ7—DOUT０。該電路可作為8位數(shù)據(jù)并行開(kāi)關(guān),ＡＢＩN是數(shù)據(jù)輸入,DＩN是數(shù)據(jù)開(kāi)關(guān)，當(dāng)DIN=1時(shí),輸出DOUT=ABＩＮ，當(dāng)DIＮ＝0時(shí)，開(kāi)關(guān)斷開(kāi),ＤOUT=0。4.畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：（1）ＥNTＩTYbｕｆ3sIＳ－－實(shí)體1:三態(tài)緩沖器PＯRT(din：INＳTＤ_LＯＧIＣ;-－輸入端ena:INSTD_LOＧIC;--使能端doｕt:ＯUTSTD_LOGIC);--輸出端ENＤｂuf3x；(２）ENTITYmux21ＩＳ-－實(shí)體2：2選１多路選擇器PORＴ(ｉn0,iｎ1,sel:INSTD＿ＬOGＩC；ｏuｔ:OUＴＳTD_LＯＧIＣ）;

《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料ENDmuｘ21;(3）moｄｕlebuｆ3s（ｄin,eｎa，dout)；//模塊1:三態(tài)緩沖器inｐｕｔｄin;//數(shù)據(jù)輸入端inputena;//使能輸入端oｕtputdｏut;//數(shù)據(jù)輸出端…ｅｎdmoｄulｅ（4)moｄｕlemuｘ21(in0,in1，ｓeｌ，ｏut）;／/模塊4:2選１多路選擇器ｉnputin0,in1;／/數(shù)據(jù)輸入端ｉｎputsel;//選擇輸入端outputout;//數(shù)據(jù)輸出端…endmodｕle五、VHＤＬ程序填空:1、以下程序是一個(gè)BCD碼表示０～99計(jì)數(shù)器的VＨDL描述，試補(bǔ)充完整。liｂrａｒｙiｅe(cuò)e；--調(diào)用庫(kù)useｉｅe(cuò)ｅ.std_lｏgiｃ_１１6４.all;useｉeeｅ．std＿loｇｉc_ｕnsｉgｎed.aｌl；ｅntityｃnt100bis?port(clｋ，rst,en:ｉnstd_lｏgｉｃ;cｑ:oｕtstd_ｌogｉc＿vｅctor（7downto０）；?--計(jì)數(shù)輸出?coｕt：oｕtstｄ_logｉｃ）;?endｅnｔｉｔycnｔ100b;??－-進(jìn)位輸出aｒchiteｃtｕrebhvoｆcnｔ10０bisbegｉｎ?pｒｏcesｓ(ｃlk,rst,en）?ｖarｉablecqi:std＿logic_ｖector(7ｄownto0)；--定義變量beｇiｎｉfｒst=＇1'ｔｈｅn?cｑi:=(otｈers=>‘0’);?--計(jì)數(shù)器清零復(fù)位??elｓｅ?ifcｌk’eveｎtａndclk＝‘1’theｎ??-－上升沿判斷??ｉｆen='1'tｈen???ifcｑｉ(3downｔo0)<"1００１"tｈen?-－比較低4位???cqi:=ｃqｉ＋１;????--計(jì)數(shù)加1??elｓe《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料????ifｃqi(７ｄoｗnto４)<"10０1＂ｔhen?--比較高４位?cqｉ:=cqi+16;???eｌse???????cqi:=（otheｒs=>'０');???eｎdif;???cqi(3doｗnto0)：=“0０00”;??-－低4位清零ｅndｉｆ;ｅndif；eｎdiｆ;????endif;?ifcqｉ=“”then?????--判斷進(jìn)位輸出??couｔ＜=＇1';?elｓe??couｔ<=＇0'；?eｎｄｉf;?ｃq<＝cqｉ;--給計(jì)數(shù)器輸出端口賦值?endpｒoｃｅss;endaｒchitectureｂhｖ;《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料2、用ＶHＤＬ設(shè)計(jì)4位加法計(jì)數(shù)器ＬIBRAＲYIEEE;ＵＳＥIEEＥ.STＤ＿LOGIＣ_1164．ＡＬL；USEIＥＥE．STD_LOGＩC_UNＳＩGNED．ALL;EＮTITＹCＮT4ISＰORT（CLK:INSＴD_LＯGIC;Ｑ:OUTSTD_LOGＩC＿VECTＯR(3ＤOWＮTO0））;--定義輸出端口--實(shí)體說(shuō)明ENDＣNT4;ＡRＣＨＩＴＥＣＴUREbhvOＦＣNT4IS--結(jié)構(gòu)體ＳIGNＡＬQ1：ＳＴD_LOＧIＣ＿VＥCTOR(3DＯWNTO０);--定義信號(hào)BEＧINPＲOCESS(CLＫ）BEGINＩFCLK'EVENTANDCLK='1'THEN-－上升沿判斷Q1＜=Ｑ1+1;ENDＩF;ENＤPＲOＣESS;Ｑ<＝Q1；ENＤｂhv；--對(duì)輸出端賦值3、ＶHＤL半加器描述：真值表描述方法ＬIBRＡRYIEEE;-－調(diào)用庫(kù)USEＩＥEE.STD＿LOＧＩC_1164．AＬＬ;ENTITＹh＿aｄdｅｒIS--實(shí)體說(shuō)明ＰOＲT(ａ，b:INSTD＿LOGIC;ｃo，so:ＯUＴSTD_LOＧIＣ);--定義輸出端口ＥＮDENTITＹh_aｄｄer;ARCHITEＣＴＵＲEfh1OFh＿addｅrisSIGＮALａbc:SＴD＿LＯGIC＿VEＣTOR(１DOＷNＴO(shè)0）;--定義標(biāo)準(zhǔn)邏輯位矢量信號(hào)BEGINaｂc<=a＆ｂ；-－ａ相并b,即a與b并置后賦值給abcPRＯＣESＳ（ａbc）-－進(jìn)程BＥGＩNCAＳEabｃIS--類似于真值表的ＣASE語(yǔ)句ＷHEN"00"＝＞so<='0'；ｃo<＝'0＇;WHEN"01"=>so<=＇1＇;co<='0';WHＥN"１0"=＞so<='１';cｏ<='0';WHEＮ"11＂=＞so＜＝'0';ｃo<='１＇；WＨENＯTHERS=>ＮＵＬL；ENDCAＳE;EＮDPRＯＣＥＳS;ＥNＤARＣＨITECTUREfh1;《EDA技術(shù)基礎(chǔ)》復(fù)習(xí)資料4、1位二進(jìn)制全加器頂層設(shè)計(jì)描述LIＢRＡRYIＥEＥ;-－調(diào)用庫(kù)UＳEIEＥE.STＤ_ＬOGIC_116４.ＡLL；ENTITYｆ_adderISＰOＲT(ａiｎ,bｉn，cin:IN