EDA第章FGACLD結(jié)構(gòu)原理

EDA技術(shù)實(shí)用教程第2章

FPGA/CPLD結(jié)構(gòu)原理

2.1概述2.1概述2.1.1PLD的發(fā)展歷程2.1.2PLD分類

2.2簡單PLD結(jié)構(gòu)原理

2.2.1邏輯元件符號表示

2.2簡單PLD結(jié)構(gòu)原理

2.2.1邏輯元件符號表示

2.2簡單PLD結(jié)構(gòu)原理

2.2.2PROM結(jié)構(gòu)原理2.2簡單PLD結(jié)構(gòu)原理

2.2.2PROM結(jié)構(gòu)原理2.2簡單PLD結(jié)構(gòu)原理

2.2.2PROM結(jié)構(gòu)原理2.2簡單PLD結(jié)構(gòu)原理

2.2.2PROM結(jié)構(gòu)原理2.2簡單PLD結(jié)構(gòu)原理

2.2.3PLA結(jié)構(gòu)原理

2.2簡簡單PLD結(jié)構(gòu)原原理2.2.3PLA結(jié)構(gòu)原原理2.2簡簡單PLD結(jié)構(gòu)原原理2.2.4PAL結(jié)構(gòu)原原理2.2簡簡單PLD結(jié)構(gòu)原原理2.2.4PAL結(jié)構(gòu)原原理2.2.5GAL結(jié)構(gòu)原原理2.2簡簡單PLD結(jié)構(gòu)原原理2.2.5GAL結(jié)構(gòu)原原理（1）寄存存器模式2.2簡簡單PLD結(jié)構(gòu)原原理（2）復(fù)合合模式1、組合輸輸出雙向口口結(jié)構(gòu)2.2簡簡單PLD結(jié)構(gòu)原原理（2）復(fù)合合模式2、組合輸輸出結(jié)構(gòu)2.2簡簡單PLD結(jié)構(gòu)原原理（3）簡單單模式1、反饋輸輸入結(jié)構(gòu)2.2簡簡單PLD結(jié)構(gòu)原原理（3）簡單單模式2、輸出反反饋結(jié)構(gòu)2.2簡簡單PLD結(jié)構(gòu)原原理（3）簡單單模式3、輸出結(jié)結(jié)構(gòu)2.3CPLD的結(jié)構(gòu)及及其工作原原理2.3CPLD的結(jié)構(gòu)及及其工作原原理1.邏輯輯陣列塊LAB2.3CPLD的結(jié)構(gòu)及及其工作原原理2.宏單單元三種時(shí)鐘輸輸入模式（1）全局局時(shí)鐘信號號。（2）全局局時(shí)鐘信號號由高電平平有效的時(shí)時(shí)鐘信號使使能。（3）用乘乘積項(xiàng)實(shí)現(xiàn)現(xiàn)一個(gè)陣列列時(shí)鐘。2.3CPLD的結(jié)構(gòu)及及其工作原原理3.擴(kuò)展展乘積項(xiàng)2.3CPLD的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理4.可可編編程程連連線線陣陣列列PIA2.3CPLD的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理5.I/O控控制制塊塊2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.1查查找找表表邏邏輯輯結(jié)結(jié)構(gòu)構(gòu)2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.1查查找找表表邏邏輯輯結(jié)結(jié)構(gòu)構(gòu)2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.4FPGA的的結(jié)結(jié)構(gòu)構(gòu)及及其其工工作作原原理理2.4.2CycloneIII系系列列器器件件的的結(jié)結(jié)構(gòu)構(gòu)與與原原理理2.5硬硬件件測測試試2.5.1內(nèi)內(nèi)部部邏邏輯輯測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試2.5.2JTAG邊邊界界掃掃描描測測試試2.5.3嵌嵌入入式式邏邏輯輯分分析析儀儀2.6PLD產(chǎn)產(chǎn)品品概概述述2.6.1Lattice公公司司的的PLD器器件件1.ispLSI系系列列器器件件2.MACHXO系系列列3.MACH4000系系列列4.LatticeSCFPGA系系列列5.LatticeECP3FPGA系系列列2.6PLD產(chǎn)產(chǎn)品品概概述述2.6.2Xilinx公公司司的的PLD器器件件1.Virtex-6系系列列FPGA2.Spartan-6器器件件系系列列3.XC9500/XC9500XL系系列列CPLD4.XilinxSpartan-3A系系列器件5.Xilinx的IP核2.6PLD產(chǎn)品概概述2.6.3Altera公司的的PLD器件件1.Stratix4/6系系列FPGA2.Cyclone4系列FPGA3.Cyclone系系列FPGA（低成本FPGA）4.CycloneII系列FPGA5.CycloneIII系列列FPGA6.MAX系列CPLD7.MAXII系列列器件8.Altera宏功功能塊及IP核2.6PLD產(chǎn)品概概述2.6.4Actel公司的PLD器件2.6.5Altera的FPGA配置方方式2.7CPLD/FPGA的編編程與配置（1）基于電電可擦除存儲(chǔ)儲(chǔ)單元的EEPROM或或Flash技術(shù)。（2）基于SRAM查找找表的編程單單元。（3）基于一一次性可編程程反熔絲編程程單元。2.7CPLD/FPGA的編編程與配置2.7.1CPLD在系統(tǒng)編程程2.7CPLD/FPGA的編編程與配置2.7.1CPLD在系統(tǒng)編程程2.7CPLD/FPGA的編編程與配置2.7.2FPGA配置方式2.7CPLD/FPGA的編編程與配置2.7.3FPGA專用配置器器件2.7CPLD/FPGA的編編程與配置2.7.4使使用單片片機(jī)配置FPGA2.7CPLD/FPGA的編編程與配置2.7.4使使用單片片機(jī)配置FPGA2.7CPLD/FPGA的編編程與配置2.7.5使使用CPLD配置FPGA習(xí)題題2-1OLMC有何何功能？說明明GAL是怎怎樣實(shí)現(xiàn)可編編程組合電路路與時(shí)序電路路的。2-2什什么是基于乘乘積項(xiàng)的可編編程邏輯結(jié)構(gòu)構(gòu)？什么是基基于查找表的的可編程邏輯輯結(jié)構(gòu)？2-3FPGA系列列器件中的EAB/M9K有何作用用？2-4與與傳統(tǒng)的測試試技術(shù)相比，，邊界掃描技技術(shù)有何優(yōu)點(diǎn)點(diǎn)？2-5解解釋編程與配配置這兩個(gè)概概念。2-6請請參閱相關(guān)資資料，并回答答問題：按本本章給出的歸歸類方式，將將基于乘積項(xiàng)項(xiàng)的可編程邏邏輯結(jié)構(gòu)的PLD器件歸歸類為CPLD；將基于于查找表的可可編程邏輯結(jié)結(jié)構(gòu)的PLD器件歸類為為FPGA，，那么，APEX系列屬屬于什么類型