實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)課件

實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)上網(wǎng)查詢資料，復(fù)習(xí)《數(shù)字電子技術(shù)》教材，理解有限狀態(tài)機(jī)的概念。有限狀態(tài)機(jī)的狀態(tài)圖的畫法及其含義。上網(wǎng)查詢資料，復(fù)習(xí)《數(shù)字電子技術(shù)》教材，理解有限狀態(tài)機(jī)的概任務(wù)分析本次實(shí)驗(yàn)的核心是：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的串行數(shù)據(jù)是否是”11100101”。根據(jù)下載電路板的資源，擬用SW3---SW0，J4接口的E8,F8,C7,D7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計(jì)一個(gè)8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）一個(gè)7段數(shù)碼顯示譯碼器作為檢測(cè)結(jié)果的輸出顯示，如果串行序列為”11100101”，顯示a，否則顯示b（系統(tǒng)需要設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器模塊）為了顯示可控，清晰，擬用V16,D18實(shí)現(xiàn)時(shí)鐘，復(fù)位信號(hào)的輸入。任務(wù)分析本次實(shí)驗(yàn)的核心是：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個(gè)模塊組成設(shè)計(jì)參考頂層模塊并轉(zhuǎn)串模塊串行檢測(cè)模塊數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個(gè)模系統(tǒng)任務(wù)要求系統(tǒng)主要包括3個(gè)模塊：1）并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）2）串行檢測(cè)模塊（schk.v）3）數(shù)碼管顯示模塊（decled7s.v）由于需要用按鍵V16作為時(shí)鐘輸入，按鍵D18作為系統(tǒng)復(fù)位輸入，所以需調(diào)用實(shí)驗(yàn)二中應(yīng)用的消抖模塊，對(duì)兩個(gè)按鍵輸入信號(hào)進(jìn)行消抖。系統(tǒng)任務(wù)要求系統(tǒng)主要包括3個(gè)模塊：系統(tǒng)任務(wù)要求并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v），串行檢測(cè)模塊（schk.v）均采用有限狀態(tài)機(jī)的描述方式。并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）功能描述：可以異步復(fù)位，可以在時(shí)鐘控制下，將并行輸入數(shù)據(jù)din[7:0]，按照din[7]，din[6]，din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的順序輸出至串行檢測(cè)模塊的輸入端口din。根據(jù)設(shè)計(jì)要求，先畫出并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的狀態(tài)轉(zhuǎn)移圖，并寫出HDL代碼。比較實(shí)驗(yàn)指導(dǎo)書提供并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的參考代碼，總結(jié)有限狀態(tài)機(jī)的HDL設(shè)計(jì)方法。系統(tǒng)任務(wù)要求并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v），串行檢系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）輸入信號(hào)：DIN-----1bit的串行輸入數(shù)據(jù)

CLK-----同步輸入時(shí)鐘

CLR------異步清零信號(hào)，當(dāng)CLR=1，系統(tǒng)輸出置0，否則，系統(tǒng)正常工作輸出信號(hào)：AB--------4bits數(shù)據(jù)，如果系統(tǒng)檢測(cè)到“11100101”這8bit的輸入，AB=4’b1010，否則，AB=4’b1011.系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）畫出串行檢測(cè)模塊（schk.v）的狀態(tài)轉(zhuǎn)移圖，并自行設(shè)計(jì)HDL源代碼。用VerilogHDL設(shè)計(jì)數(shù)碼管驅(qū)動(dòng)電路、系統(tǒng)頂層電路。系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）1、構(gòu)建一個(gè)工程名為XULIEQI的工程1、構(gòu)建一個(gè)工程名為XULIEQI的工程由File->NewProjectWizard,彈出對(duì)話框，設(shè)置文件夾目錄，Project名稱。注意，1）不能將文件夾放置與軟件安裝目錄下，應(yīng)放在DATA盤上2）要求以自己的學(xué)號(hào)作為文件夾名3）頂層模塊的類型選為HDL由File->NewProjectWizard,彈出對(duì)話正確選擇器件和EDA工具，本次實(shí)驗(yàn)仍采用ISE自帶的綜合、仿真工具，按next，繼續(xù)正確選擇器件和EDA工具，本次實(shí)驗(yàn)仍采用ISE自帶的綜合、仿建立工程后，開(kāi)始分別設(shè)計(jì)1）并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）2）串行檢測(cè)模塊（schk.v）3）數(shù)碼管顯示模塊（decled7s.v）建立工程后，開(kāi)始分別設(shè)計(jì)設(shè)計(jì)輸入選擇VerilogModule，并輸入合法文件名設(shè)計(jì)輸入選擇VerilogModule，并輸入合法文件名設(shè)計(jì)輸入在文本編輯窗口輸入代碼設(shè)計(jì)輸入在文本編輯窗口輸入代碼設(shè)計(jì)處理設(shè)計(jì)處理環(huán)節(jié)進(jìn)行綜合、功能仿真、時(shí)序仿真等處理設(shè)計(jì)處理設(shè)計(jì)處理環(huán)節(jié)進(jìn)行綜合、功能仿真、時(shí)序仿真等處理設(shè)計(jì)處理在sources窗口選中待綜合模塊cnt10，在process窗口雙擊Synthesize-XST綜合完后可以雙擊Synthesize-XST下的ViewRTLSchematic，得到綜合后的電路圖。1、綜合：設(shè)計(jì)處理在sources窗口選中待綜合模塊cnt10，在pr功能仿真1）建立仿真激勵(lì)文件功能仿真1）建立仿真激勵(lì)文件功能仿真考慮完備性測(cè)試和減短仿真耗時(shí)，將時(shí)鐘周期改為100ns，測(cè)試文件時(shí)間長(zhǎng)度2000ns功能仿真考慮完備性測(cè)試和減短仿真耗時(shí)，將時(shí)鐘周期改為100n2、仿照schk的設(shè)計(jì)方法，再分別設(shè)計(jì)xulie和decled7s兩個(gè)verilogHDL模塊，并分別進(jìn)行功能仿真和時(shí)序仿真，對(duì)仿真結(jié)果進(jìn)行分析。注：編寫數(shù)碼管顯示程序（decl7s.v）來(lái)顯示A或B狀態(tài)。已知數(shù)碼管為共陰級(jí)連接。輸入（4bits）輸出（7bits）顯示內(nèi)容4’b10107’b1110111a4’b10117’b1111100b4’b00007’b10000000提示：可以在default分支選用顯示“0”。2、仿照schk的設(shè)計(jì)方法，再分別設(shè)計(jì)xulie和decle3、按照前述子模塊的相同的設(shè)計(jì)步驟完成，創(chuàng)建頂層文件，并進(jìn)行綜合，功能仿真，時(shí)序仿真，驗(yàn)證程序后，下載。連接輸入信號(hào)到FPGA，改變撥動(dòng)開(kāi)關(guān)和按鍵，觀察結(jié)果3、按照前述子模塊的相同的設(shè)計(jì)步驟完成，創(chuàng)建頂層文件，并進(jìn)行實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)實(shí)驗(yàn)三用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)上網(wǎng)查詢資料，復(fù)習(xí)《數(shù)字電子技術(shù)》教材，理解有限狀態(tài)機(jī)的概念。有限狀態(tài)機(jī)的狀態(tài)圖的畫法及其含義。上網(wǎng)查詢資料，復(fù)習(xí)《數(shù)字電子技術(shù)》教材，理解有限狀態(tài)機(jī)的概任務(wù)分析本次實(shí)驗(yàn)的核心是：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的串行數(shù)據(jù)是否是”11100101”。根據(jù)下載電路板的資源，擬用SW3---SW0，J4接口的E8,F8,C7,D7作為系統(tǒng)輸入（系統(tǒng)由此需要設(shè)計(jì)一個(gè)8bits并行數(shù)據(jù)轉(zhuǎn)串行的模塊）一個(gè)7段數(shù)碼顯示譯碼器作為檢測(cè)結(jié)果的輸出顯示，如果串行序列為”11100101”，顯示a，否則顯示b（系統(tǒng)需要設(shè)計(jì)一個(gè)7段數(shù)碼顯示譯碼器模塊）為了顯示可控，清晰，擬用V16,D18實(shí)現(xiàn)時(shí)鐘，復(fù)位信號(hào)的輸入。任務(wù)分析本次實(shí)驗(yàn)的核心是：應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)思路，檢測(cè)輸入的本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個(gè)模塊組成設(shè)計(jì)參考頂層模塊并轉(zhuǎn)串模塊串行檢測(cè)模塊數(shù)碼管顯示模塊并行8bits數(shù)據(jù)clk串行數(shù)據(jù)4bits數(shù)據(jù)reset7bits數(shù)據(jù)本實(shí)驗(yàn)由頂層文件、串行檢測(cè)、并行數(shù)據(jù)轉(zhuǎn)串行、數(shù)碼管顯示四個(gè)模系統(tǒng)任務(wù)要求系統(tǒng)主要包括3個(gè)模塊：1）并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）2）串行檢測(cè)模塊（schk.v）3）數(shù)碼管顯示模塊（decled7s.v）由于需要用按鍵V16作為時(shí)鐘輸入，按鍵D18作為系統(tǒng)復(fù)位輸入，所以需調(diào)用實(shí)驗(yàn)二中應(yīng)用的消抖模塊，對(duì)兩個(gè)按鍵輸入信號(hào)進(jìn)行消抖。系統(tǒng)任務(wù)要求系統(tǒng)主要包括3個(gè)模塊：系統(tǒng)任務(wù)要求并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v），串行檢測(cè)模塊（schk.v）均采用有限狀態(tài)機(jī)的描述方式。并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）功能描述：可以異步復(fù)位，可以在時(shí)鐘控制下，將并行輸入數(shù)據(jù)din[7:0]，按照din[7]，din[6]，din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的順序輸出至串行檢測(cè)模塊的輸入端口din。根據(jù)設(shè)計(jì)要求，先畫出并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的狀態(tài)轉(zhuǎn)移圖，并寫出HDL代碼。比較實(shí)驗(yàn)指導(dǎo)書提供并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊的參考代碼，總結(jié)有限狀態(tài)機(jī)的HDL設(shè)計(jì)方法。系統(tǒng)任務(wù)要求并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v），串行檢系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）輸入信號(hào)：DIN-----1bit的串行輸入數(shù)據(jù)

CLK-----同步輸入時(shí)鐘

CLR------異步清零信號(hào)，當(dāng)CLR=1，系統(tǒng)輸出置0，否則，系統(tǒng)正常工作輸出信號(hào)：AB--------4bits數(shù)據(jù)，如果系統(tǒng)檢測(cè)到“11100101”這8bit的輸入，AB=4’b1010，否則，AB=4’b1011.系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）畫出串行檢測(cè)模塊（schk.v）的狀態(tài)轉(zhuǎn)移圖，并自行設(shè)計(jì)HDL源代碼。用VerilogHDL設(shè)計(jì)數(shù)碼管驅(qū)動(dòng)電路、系統(tǒng)頂層電路。系統(tǒng)任務(wù)要求串行檢測(cè)模塊（schk.v）1、構(gòu)建一個(gè)工程名為XULIEQI的工程1、構(gòu)建一個(gè)工程名為XULIEQI的工程由File->NewProjectWizard,彈出對(duì)話框，設(shè)置文件夾目錄，Project名稱。注意，1）不能將文件夾放置與軟件安裝目錄下，應(yīng)放在DATA盤上2）要求以自己的學(xué)號(hào)作為文件夾名3）頂層模塊的類型選為HDL由File->NewProjectWizard,彈出對(duì)話正確選擇器件和EDA工具，本次實(shí)驗(yàn)仍采用ISE自帶的綜合、仿真工具，按next，繼續(xù)正確選擇器件和EDA工具，本次實(shí)驗(yàn)仍采用ISE自帶的綜合、仿建立工程后，開(kāi)始分別設(shè)計(jì)1）并行數(shù)據(jù)轉(zhuǎn)串行數(shù)據(jù)模塊（xulie.v）2）串行檢測(cè)模塊（schk.v）3）數(shù)碼管顯示模塊（decled7s.v）建立工程后，開(kāi)始分別設(shè)計(jì)設(shè)計(jì)輸入選擇VerilogModule，并輸入合法文件名設(shè)計(jì)輸入選擇VerilogModule，并輸入合法文件名設(shè)計(jì)輸入在文本編輯窗口輸入代碼設(shè)計(jì)輸入在文本編輯窗口輸入代碼設(shè)計(jì)處理設(shè)計(jì)處理環(huán)節(jié)進(jìn)行綜合、功能仿真、時(shí)序仿真等處理設(shè)計(jì)處理設(shè)計(jì)處理環(huán)節(jié)進(jìn)行綜合、功能仿真、時(shí)序仿真等處理設(shè)計(jì)處理在sources窗口選中待綜合模塊cnt10，在process窗口雙擊Synthesize-XST綜合完后可以雙擊Synthesize-XST下的ViewRTLSchematic，得到綜合后的電路圖。1、綜合：設(shè)計(jì)處理在sources窗口選中待綜合模塊cnt10，在pr功能仿真1）建立仿真激勵(lì)文件功能仿真1）建立仿真激勵(lì)文件功能仿真考慮完備性測(cè)試和減短仿真耗時(shí)，將時(shí)鐘周期改為100ns，測(cè)試文件時(shí)間長(zhǎng)度2000ns功能仿真考慮完備性測(cè)試和減短仿真耗時(shí)，將時(shí)鐘周期改為100n2、仿照schk的設(shè)計(jì)方法，再分別設(shè)計(jì)xulie和decled7s兩個(gè)verilogHDL模塊，并分別進(jìn)行功能仿真和時(shí)序仿真，對(duì)仿真結(jié)果進(jìn)行分析。注：編寫數(shù)碼管顯示程序（decl7s.v）來(lái)顯示A或B狀態(tài)。已知數(shù)碼管為共陰級(jí)連接。輸入（