VHDL課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告

湖南科技大學(xué)信息與電氣工程學(xué)院《課題名稱》課程設(shè)計(jì)報(bào)告題目：循環(huán)彩燈控制器兩人搶答器數(shù)字顯示秒表專業(yè)：電子信息工程班級(jí)：二姓名：學(xué)號(hào)：目錄一、課程設(shè)計(jì)的目的……………………1.1設(shè)計(jì)目的…………………1.2設(shè)計(jì)要求…………………設(shè)計(jì)方案的論證……………………2.1循環(huán)彩燈控制器設(shè)計(jì)……………………2.2兩人搶答器設(shè)計(jì)…………2.3數(shù)字顯示的秒表設(shè)計(jì)……………………三、設(shè)計(jì)仿真及結(jié)果分析………………3.1循環(huán)彩燈控制器…………3.2兩人搶答器………………3.3數(shù)字顯示的秒表…………四、設(shè)計(jì)及仿真中的體會(huì)………………五、對(duì)本次課程設(shè)計(jì)的體會(huì)和建議……六、參考文獻(xiàn)……………附錄………………………課程設(shè)計(jì)任務(wù)書題目設(shè)計(jì)時(shí)間設(shè)計(jì)目的：總體方案實(shí)現(xiàn)：指導(dǎo)教師評(píng)語(yǔ)：一課程設(shè)計(jì)的目的1.1設(shè)計(jì)目的本課程設(shè)計(jì)的目的是熟練掌握相關(guān)軟件的使用和操作。能對(duì)VHDL語(yǔ)言程序真波形圖分析判斷并改進(jìn)所設(shè)計(jì)的電路。在成功掌握軟件操作基礎(chǔ)上，將所數(shù)字電路的基礎(chǔ)課知識(shí)與VHDL語(yǔ)言的應(yīng)用型知識(shí)結(jié)合起來(lái)并與實(shí)際設(shè)計(jì)，操作聯(lián)系起來(lái)，即“理論聯(lián)系實(shí)際”。深入了解VHDL語(yǔ)言的作用與價(jià)值，對(duì)用硬件語(yǔ)言設(shè)計(jì)一個(gè)電路系統(tǒng)開(kāi)始具備一個(gè)較完整的思路與較專業(yè)的經(jīng)驗(yàn)。對(duì)EDA技術(shù)有初步的認(rèn)識(shí)，并開(kāi)始對(duì)EDA技術(shù)的開(kāi)發(fā)創(chuàng)新有初步的理解。1.1設(shè)計(jì)要求為了使設(shè)計(jì)達(dá)到應(yīng)有的效果，使學(xué)生充分掌握相應(yīng)的軟件操作使用，VHDL語(yǔ)言編程，數(shù)字邏輯電路設(shè)計(jì)的方法和思路，鼓勵(lì)學(xué)生獨(dú)立思考，自主研究。本課程設(shè)計(jì)要求達(dá)到如下目的：使學(xué)生熟練掌握相關(guān)軟件的使用，操作。能對(duì)VHDL語(yǔ)言程序進(jìn)行編譯，調(diào)試，以及通過(guò)計(jì)算機(jī)仿真，得到正確的仿真波形圖，并根據(jù)所得仿真波形圖分析判斷并改進(jìn)所設(shè)計(jì)的電路。在成功掌握軟件操作基礎(chǔ)上，讓學(xué)生將所數(shù)字電路的基礎(chǔ)課知識(shí)與VHDL語(yǔ)言的應(yīng)用型知識(shí)結(jié)合起來(lái)并與實(shí)際設(shè)計(jì)，操作聯(lián)系起來(lái)，即“理論聯(lián)系實(shí)際”。要求學(xué)生自主設(shè)計(jì)電路，編寫程序，鼓勵(lì)新思路，新方法，新觀點(diǎn)。深入了解VHDL語(yǔ)言的作用與價(jià)值，對(duì)用硬件語(yǔ)言設(shè)計(jì)一個(gè)電路系統(tǒng)開(kāi)始具備一個(gè)較完整的思路與較專業(yè)的經(jīng)驗(yàn)。對(duì)EDA技術(shù)有初步的認(rèn)識(shí)，并開(kāi)始對(duì)EDA技術(shù)的開(kāi)發(fā)創(chuàng)新有初步的理解。踏實(shí)的完成此次課程設(shè)計(jì)的教學(xué)將為學(xué)生進(jìn)一步深入了解電子產(chǎn)業(yè)的發(fā)展與內(nèi)容，積極投身于工程技術(shù)的開(kāi)發(fā)與研究特別是EDA技術(shù)的發(fā)展奠定一定的基礎(chǔ)。設(shè)計(jì)方案的論證2.1循環(huán)彩燈控制器設(shè)計(jì)方案一：采用if語(yǔ)句，對(duì)數(shù)字進(jìn)行累加，取滿足條件的數(shù)值，點(diǎn)亮相應(yīng)彩燈。方案二：使用case語(yǔ)句，對(duì)數(shù)字累加，取滿足條件的數(shù)值，點(diǎn)亮相應(yīng)彩燈。論證：if為順序執(zhí)行語(yǔ)句，case為并發(fā)執(zhí)行語(yǔ)句。使用if語(yǔ)句，對(duì)數(shù)據(jù)區(qū)分明顯。Case并發(fā)執(zhí)行，判斷及時(shí)。但使用case思路清晰，易于實(shí)現(xiàn)，相比if語(yǔ)句簡(jiǎn)潔，可靠性更高。真值表2.2兩人搶答器設(shè)計(jì)方案一：使用if語(yǔ)句，逐個(gè)判斷選手狀態(tài)，輸出相應(yīng)結(jié)果方案二：使用if語(yǔ)句，同時(shí)判斷兩個(gè)選手輸入狀態(tài)論證：實(shí)際上，兩人的反應(yīng)不可能完全一致，因此使用if語(yǔ)句可以完成判斷，且時(shí)鐘頻率高，能夠及時(shí)判斷。使用case語(yǔ)句，同時(shí)判斷，倒是會(huì)出現(xiàn)等待結(jié)果出現(xiàn)的狀況，造成判斷失誤。真值表2.3數(shù)字秒表的顯示設(shè)計(jì)方案：數(shù)字秒表的計(jì)時(shí)模塊，其總體功能如下：數(shù)字秒表的計(jì)時(shí)范圍是0秒到59.9秒，顯示的最長(zhǎng)時(shí)間為59秒9。數(shù)字秒表的計(jì)時(shí)精度是100ms,所以計(jì)數(shù)器可以由二個(gè)十進(jìn)制計(jì)數(shù)器和一個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位，十秒位，秒位采用十進(jìn)制計(jì)數(shù)器，十秒位采用六進(jìn)制計(jì)數(shù)器。復(fù)位開(kāi)關(guān)可以在任何情況下使用，即便在計(jì)時(shí)過(guò)程中，只要按一下復(fù)位開(kāi)關(guān)，計(jì)時(shí)器就清零，并做好下次計(jì)時(shí)的準(zhǔn)備。具有啟/停開(kāi)關(guān)，即按一下啟/停開(kāi)關(guān)，啟動(dòng)計(jì)時(shí)器開(kāi)始計(jì)時(shí)，再按一下啟/停開(kāi)關(guān)則停止計(jì)時(shí)。論證：3.2兩人搶答器程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityqiangdaisport(reset:instd_logic;player:instd_logic_vector(2downto1);out1,out2,fail:outstd_logic);endentityqiangda;architectureexampleofqiangdaissignala:std_logic_vector(2downto0);beginout2<=a(2);out1<=a(1);fail<=a(0);process(reset,player)isbeginif(reset='0')thena<="000";elsecaseplayeriswhen"00"=>a<="000";when"01"=>a<="010";when"10"=>a<="100";whenothers=>a<="001";endcase;endif;endprocess;endarchitectureexample;波形圖分析在仿真時(shí)已經(jīng)設(shè)置好開(kāi)始時(shí)間和結(jié)束時(shí)間，根據(jù)以上的波形圖可知，復(fù)位信號(hào)reset處于高電平有效（高低電平可以根據(jù)自己所設(shè)計(jì)的情況自己定義），搶答信號(hào)高電平有效。當(dāng)a先搶答時(shí)有效，則leda輸出有效，ledb輸出無(wú)效。當(dāng)b先搶答有效，則ledb輸出有效，leda輸出無(wú)效。當(dāng)兩人同時(shí)搶答則視為無(wú)效.按復(fù)位鍵搶答重新開(kāi)始。3.3數(shù)字顯示的秒表六進(jìn)制計(jì)數(shù)器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityc6isport(clr,start,clk:inbit;daout:outstd_logic_vector(3downto0);cout:outstd_logic);endc6;architectureaofc6issignaltemp:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr='1'thentemp<="0000";cout<='0';elsif(clk'eventandclk='1')thenifstart='1'theniftemp>="0101"thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';endif;endif;endif;endprocess;daout<=temp;enda;十進(jìn)制計(jì)數(shù)器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount10isport(clr,start,clk:inbit;cout:outbit;daout:outstd_logic_vector(3downto0));endcount10;architectureaofcount10issignaltemp:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr='1'thentemp<="0000";cout<='0';elsif(clk'eventandclk='1')thenifstart='1'theniftemp>="1001"thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';endif;endif;endif;daout<=temp;endprocess;enda;BCD碼顯示：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdeledISPORT(BCD:INSTD_LOGIC_VECTOR(3DOWNTO0);LED:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDdeled;ARCHITECTUREARTOFdeledISBEGINLED<="1111110"WHENBCD="0000"ELSE"0110000"WHENBCD="0001"ELSE"1101101"WHENBCD="0010"ELSE"1111001"WHENBCD="0011"ELSE"0110011"WHENBCD="0100"ELSE"1011011"WHENBCD="0101"ELSE"1011111"WHENBCD="0110"ELSE"1110000"WHENBCD="1000"ELSE"1111011"WHENBCD="1001"ELSE"0000000";ENDART;總程序塊：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitytimingisport(clk,clr,runstop:inbit;cout:outstd_logic;dout1:outstd_logic_vector(6downto0);dout2:outstd_logic_vector(6downto0);dout3:outstd_logic_vector(6downto0));endtiming;architectureaoftimingiscomponentcount10isport(clr,start,clk:inbit;cout:outbit;daout:outstd_logic_vector(3downto0));endcomponent;componentc6isport(clr,start,clk:inbit;daout:outstd_logic_vector(3downto0);cout:outstd_logic);endcomponent;componentdeledisPORT(BCD:INSTD_LOGIC_VECTOR(3DOWNTO0);LED:OUTSTD_LOGIC_VECTOR(6DOWNTO0));endcomponentdeled;signalbb1,bb2,bb3:std_logic_vector(3downto0);signalcout1,cout2:bit;beginU0:count10portmap(clr,runstop,clk,cout1,bb1);U1:count10portmap(clr,runstop,cout1,cout2,bb2);U2:c6portmap(clr,runstop,cout2,bb3,cout);U3:deledportmap(bb1,dout1);U4:deledportmap(bb2,dout2);U5:deledportmap(bb3,dout3);enda;波形圖分析：當(dāng)runstop為低電平時(shí)，停止計(jì)數(shù)，返回高電平時(shí)，繼續(xù)執(zhí)行計(jì)數(shù)。Clk為時(shí)鐘脈沖為100ms，dout1為單位0.1s的計(jì)數(shù)顯示，dout2是單位s的計(jì)數(shù)顯示，dout2為單位10s的計(jì)數(shù)顯示。四、設(shè)計(jì)及仿真中的體會(huì)兩周的課程設(shè)計(jì)結(jié)束了，這其中有成功的喜悅，也不乏有為取得那份成功而付出的汗水與艱辛。正所謂有失必有得，這兩周來(lái)，為了VHDL課程設(shè)計(jì)付出了很多，由于之前的相關(guān)課程學(xué)習(xí)有所