現(xiàn)代電子學(xué)-EDA講義2015

專題一FPGA在數(shù)字圖像處理中的應(yīng)用實驗一VGA圖像顯示控制器設(shè)計一、實驗原理VGA接口及設(shè)計參數(shù)VGA接口是與顯示器進行通信的唯一接口。通過CPLD/FPGA器件對RGB信號、行同步信號、場同步信號等信號的控制，并參照有關(guān)標準，可以實現(xiàn)對VGA顯示器的控制。由此可見，了解接口標準，控制時序和設(shè)定恰當(dāng)?shù)膮?shù)是系統(tǒng)設(shè)計的關(guān)鍵。

參照VGA主要參數(shù)的工業(yè)標準，像素輸出頻率為25.175MHz；行頻（線頻率）為31.469KHz；場頻（刷新率）為59.94Hz.參數(shù)設(shè)計原理以及行同步信號（Ta）與顯示信號（Td）的關(guān)系如圖1所示。圖1VGA行掃描、場掃描時序示意圖VGA圖像控制器的設(shè)計方案VGA圖像控制器是一個較大的數(shù)字系統(tǒng)。采用模塊化設(shè)計原則，借鑒自頂而下的程序設(shè)計思想，進行功能分離并按層次設(shè)計。將VHDL硬件描述語言設(shè)計與原理圖設(shè)計相結(jié)合，逐一對每個功能模塊進行仿真，使頂層VGA圖像控制器的模塊實體仿真綜合得以順利通過。對于信息量大的彩色圖像顯示，可將像素點數(shù)據(jù)存于FPGA內(nèi)部的EABRAM、外部的ROM或RAM中。圖2VGA圖像控制器框圖二、實驗要求1、VGA彩條信號顯示控制器設(shè)計。根據(jù)《EDA技術(shù)實用教程》中P381的相關(guān)內(nèi)容，設(shè)計實現(xiàn)VGA彩條信號顯示控制器。(1)實驗內(nèi)容1：完成VGA彩條信號顯示的驗證性實驗。根據(jù)圖13-13引腳鎖定：R、G、B分別接PIO60、PIO61、PIO63；HS、VS分別接PIO64、PIO65；CLK接clock9（12MHz），MD接PIO0控制顯示模式。接上VGA顯示器，選擇模式5，下載COLOR.SOF；控制鍵1，觀察顯示器工作（如果顯示不正常，將GW48系統(tǒng)右側(cè)開關(guān)撥以下，最后再撥回到“TO_MCU”）。(2)實驗內(nèi)容2：設(shè)計可顯示橫彩條與棋盤格相間的VGA彩條信號發(fā)生器。(3)實驗內(nèi)容3：設(shè)計可顯示英語字母的VGA信號發(fā)生器電路。(4)實驗內(nèi)容4：設(shè)計可顯示移動彩色斑點的VGA信號發(fā)生器電路。2、設(shè)計與生成圖象數(shù)據(jù)；根據(jù)《EDA技術(shù)實用教程》中P387的相關(guān)程序，定制放置圖象數(shù)據(jù)的ROM，設(shè)計實現(xiàn)VGA圖像控制器。(1)實驗內(nèi)容1：根據(jù)圖13-4和程序例13-2，完成VGA彩條信號顯示的驗證性實驗。設(shè)計與生成圖象數(shù)據(jù)；根據(jù)例13-3中imgrom元件的接口，定制放置圖象數(shù)據(jù)的ROM。(2)實驗內(nèi)容2：硬件驗證例13-2/3，選擇模式5，引腳連接方式仍同圖13-13，只是時鐘輸入clk50MHz接clock0，選擇頻率50MHz的時鐘信號。在EDA系統(tǒng)上接上VGA顯示器，下載后觀察圖形顯示情況。(3)實驗內(nèi)容3：為此設(shè)計增加一個鍵，控制輸出圖象的正色與補色。(4)實驗內(nèi)容4：為了顯示更大的圖象，用外部ROM取代FPGA的內(nèi)部ROM，即imgrom元件，電路結(jié)構(gòu)參考圖13-4，引腳鎖定參考電路結(jié)構(gòu)圖NO.5圖中的ROM27C020/27C040與FPGA的引腳連接情況。clock0接50MHz，GW48EDA系統(tǒng)左下角的撥碼開關(guān)的“ROM使能”撥向下（如果顯示不正常，將EDA系統(tǒng)右側(cè)開關(guān)撥以下，最后再撥回到“TO_MCU”）。選擇模式5，鍵1控制圖象的正色與補色顯示。注意，實驗結(jié)束后將撥碼開關(guān)的“ROM使能”撥向上還原。（5）應(yīng)用VIP_board開發(fā)板顯示字符。實驗二圖像采集控制器的設(shè)計一、實驗原理采用FPGA作為主控器件，首先對CMOS視頻圖像傳感器進行配置，將所需的控制字通過I2C總線送入CMOS傳感器中進行初始設(shè)置。然后將視頻圖像采集部分采集來的數(shù)據(jù)存入存儲器中。并能在VGA顯示器上顯示。二、實驗要求利用FPGA模擬I2C總線控制器，設(shè)計并實現(xiàn)圖像采集控制器。（1）應(yīng)用VIP_board開發(fā)板實現(xiàn)OV7725圖像采集傳感器的控制器的設(shè)計。（2）應(yīng)用友晶DEⅡ-70開發(fā)板實現(xiàn)MT9M111圖像采集傳感器的控制器的設(shè)計。專題二基于FPGA的電子測量系統(tǒng)的設(shè)計實驗一基于DDS技術(shù)的信號發(fā)生器一、實驗原理直接數(shù)字頻率合成器DDS的組成見圖1.圖1DDS原理簡圖它由相位累加器、只讀存儲器(ROM)、數(shù)模轉(zhuǎn)換器(DAC)及低通平滑濾波器(LPF)構(gòu)成.在時鐘脈沖的控制下，頻率控制字K由累加器累加得到相應(yīng)的相碼，相碼尋址ROM進行相碼-幅碼變換輸出不同的幅度編碼，再經(jīng)過數(shù)模變換器得到相應(yīng)的階梯波，最后經(jīng)低通波器對階梯波進行平滑，即得到由頻率控制字K決定的連續(xù)變化的輸出波形.

性能指標：1.輸出帶寬當(dāng)頻率控制字K=1時（即：向相位累加器中送入的累加步長為1），則輸出的最低頻率為式中，fc為系統(tǒng)時鐘頻率，N為相位累加器的位數(shù)。當(dāng)相位累加器位數(shù)很高時，最低輸出頻率可達到mHz，甚至更低，可以認為DDS的最低合成頻率為零頻。DDS最高輸出頻率受限于系統(tǒng)時鐘頻率和一個周波波形系列點數(shù)，在時鐘頻率為fc、采樣點數(shù)為M（存儲深度）下，最高輸出頻率為：這是一個比較大的數(shù)值，所以，DDS相對其它頻率合成技術(shù)，其帶寬得到了極大的提高。2.頻率、幅度、相位分辨率頻率分辨率也就是頻率的最小步進量，其值等于DDS的最低合成頻率。根據(jù)相位累加器位數(shù)的不同有著不同的頻率分辨率。由DDS最低合成頻率接近零頻知，其頻率分辨率可達到零頻。所以DDS相比其它頻率合成技術(shù)有精密的頻率分辨率。精細的頻率分辨率使得輸出頻率十分逼近連續(xù)變化。幅度的分辨率決定于幅度控制的DAC的位數(shù)：式中，N為幅度控制的DAC的位數(shù)，Vref為幅度控制的DAC的參考電壓。相位差的分辨率與一個周波采樣點數(shù)M成反比，從上可看出，DDS技術(shù)可根據(jù)實際需要，對頻率分辨率、幅度分辨率以及相位差分辨率進行靈活控制。二、實驗內(nèi)容（1）實驗內(nèi)容1：根據(jù)《EDA技術(shù)實用教程》中P356的相關(guān)內(nèi)容，依據(jù)例11-12至例11-13完成仿真，并由仿真結(jié)果進一步說明DDS的原理。完成編譯和下載。選擇模式1；其中鍵2、鍵1輸入8位頻率字FWORD；鍵4、鍵3輸入8位相位字PWORD（此例中只將相位字設(shè)為常數(shù)）；利用GW48系統(tǒng)ADDA板上的10位D/A輸出波形，用示波器觀察輸出波形（示波器探頭接ADDA板的“PA”輸出口）。注意，F(xiàn)PGA（EP1C3）與ADDA（設(shè)為B型）板上A/D的引腳連接鎖定參考附圖16。注意打開實驗箱上的+/-12V電源。實驗中，clock0可以選擇12MHz或50MHz作為A/D的工作頻率；按動鍵2，鍵1可以看到輸出正弦波頻率的提高。(2)實驗內(nèi)容2：例11-14后的程序?qū)?2位頻率字作了截斷，是8位。如果不作截斷，修改其中的程序，并設(shè)法在GW48實驗系統(tǒng)上完成實驗（提示，增加2個鎖存器與單片機通信）。(3)實驗內(nèi)容3：將上例改成頻率可數(shù)控的正交信號發(fā)生器，即使電路輸出兩路信號，且相互正交，一路為正弦(sin)信號，一路為余弦(cos)信號（此電路可用于正交方式的信號調(diào)制解調(diào)）。(4)實驗內(nèi)容4：利用上例設(shè)計一個FSK信號發(fā)生器，并硬件實現(xiàn)之。（5）實驗內(nèi)容5：利用VHDL完成10位輸出數(shù)據(jù)寬度的移相信號發(fā)生器的設(shè)計，其中包括設(shè)計正弦波形數(shù)據(jù)MIF文件（數(shù)據(jù)深度1024、數(shù)據(jù)類型是10進制數(shù)）；給出仿真波形。最后進行硬件測試，對于GW48系統(tǒng)，選擇模式1：時鐘接法參考以上實驗1-28）；用鍵4、3控制相位字PWORD輸入，鍵2、1控制頻率字FWORD輸入。觀察他們的李薩如圖形。然后修改設(shè)計，增加幅度控制電路（可以用一乘法器控制輸出幅度）；最后可利用MATLAB設(shè)計和硬件實現(xiàn)。（6）實驗內(nèi)容6：設(shè)計具有掃頻功能的波形發(fā)生器，掃速可數(shù)控，點頻掃頻可控。實驗二可變量程數(shù)字頻率計一、頻率計測量原理頻率計的主體部件是一個帶門控計數(shù)端的計數(shù)器（測量計數(shù)器），輸入信號經(jīng)整形后由此計數(shù)器計數(shù)?？刂茰y量計數(shù)器的開門計數(shù)時間恰好為1秒，則測量計數(shù)器的計數(shù)值就是輸入信號的頻率?？筛淖冮_門計數(shù)時間，即可改變頻率計的量程。如使開門時間為0.01秒，則頻率計的量程為x100，以此類推。這種頻率計的測量精度取決于以下幾個方面：閘門時間的精度。一般情況下，閘門脈沖是由石英晶體振蕩器產(chǎn)生的。由于閘門與被測的信號不同步，在閘門的開啟和關(guān)閉邊沿，會造成多計或少計一個被測脈沖。這是這種頻率計的固有系統(tǒng)誤差（±1個最低有效數(shù)字）。尤其在測量較低頻率信號時，這種誤差的影響特別明顯。要減小這種誤差，可以加大閘門時間。但加大閘門時間降低了測量速度，而且在被測頻率相當(dāng)?shù)蜁r，實際上要單純依靠加大閘門時間來提高精度幾乎是不可能的。例如測量低到數(shù)赫茲的信號，要保證4位有效數(shù)字，則閘門時間要長達10000秒，即三小時！一個有效的解決辦法是測量周期，即用被測信號作為閘門，而計數(shù)器對內(nèi)部的一個高速基準信號進行計數(shù)。這樣由于該基準信號頻率較高，相對來說計數(shù)值較大，所以閘門邊沿造成的誤差相對降低。但這個方法也有其局限性，主要是由于器件的響應(yīng)速度限制，基準信號的頻率不可能無限升高。因此該方法一般用于測量較低的頻率。例如，由于器件的速度限制，基準信號的最高頻率為50MHz，要求保證有5位有效數(shù)字，則被測的信號最高頻率大致為50MHz／100000＝500Hz。在上述方法中，要提高被測頻率的上限可以采用改良的測量周期方案。此方案采用若干個被測周期作為計數(shù)閘門，即先將輸入信號分頻再作為閘門脈沖。這樣，由于閘門時間相對增大，可測量的頻率上限得以提高。若輸入分頻系數(shù)為N，則被測信號的頻率上限提高N倍。除此之外，還有其他一些測量方法。例如可以將上述兩種方法（直接測頻和測周期）相互結(jié)合。在本實例的設(shè)計中，為簡單起見，我們只用第一種方法。二、實驗要求在實驗板上構(gòu)造一個五位數(shù)字頻率計。要求分成四檔測量范圍，×l、×10、×100和×l000。在×l檔，測量范圍為1Hz到99999Hz，余此類推。最高測量頻率為99999ktiz（×1000檔。實際上受ispLSI1016器件限制，不可能測量如此高的頻率）。測量范圍的選擇由按鍵手控，但要有指示燈顯示。另外，輸入頻率大于實際量程要有溢出顯示。三、設(shè)計方案（一）、測量計數(shù)器的設(shè)計由于要求頻率計為五位，所以測量計數(shù)器為一個五位十進制帶計數(shù)控制端的計數(shù)器，實際使用了5個系統(tǒng)宏單元CDU14。輸入信號由CLK輸入。計數(shù)器的使能端EN接閘門脈沖。另設(shè)一個溢出寄存器，當(dāng)測量計數(shù)器溢出即最后一位產(chǎn)生進位時，該寄存器置1。（二）、控制脈沖設(shè)計控制測量計數(shù)器的開門計數(shù)時間即閘門脈沖的寬度，可改變頻率計的量程。為此，設(shè)計一個寬度可變（ls、0，1s、0．01s、0.001s）的閘門脈沖來控制測量計數(shù)器：閘門打開時允許計數(shù)，否則禁止計數(shù)。當(dāng)閘門脈沖寬度為ls時，頻率計的量程為×1，當(dāng)閘門脈沖寬度為0．1s時，頻率計的量程為×10，等等。為了保證頻率計有足夠的顯示時間，兩次閘門脈沖之間應(yīng)該有土定的顯示間隔時間。為了保證測量計數(shù)器每次從零開始計數(shù)，在閘門打開之前，要先發(fā)一個清零脈沖將測量計數(shù)器清零。閘門脈沖、顯示間隔、清零脈沖諸信號由閘門計數(shù)器產(chǎn)生。（三）、閘門計數(shù)器的設(shè)計首先將12Mhz的晶體振蕩器的振蕩信號進行12000分頻（由二個12進計數(shù)器和3個十進計數(shù)器構(gòu)成），得到1000Hz的基準脈沖信號。將這個基準信號作為閘門計數(shù)器的CLK。閘門計數(shù)器是一個帶并行加載輸入端的12位計數(shù)器（由3個二進計數(shù)器CBU34構(gòu)成），共能計4096個數(shù)（O～4095）。當(dāng)閘門計數(shù)器計數(shù)到2048時，閘門計數(shù)器的最高位變l，利用這個最高位作為頻率測量計數(shù)器的異步清零信號，同時作為閘門計數(shù)器的并行加載信號。在下一個基準脈沖信號來到時，閘門計數(shù)器將被加載到某個初始計數(shù)值。所以該閘門計數(shù)器的計數(shù)值是在初始計數(shù)值和2048之間循環(huán)。量程的改變是依靠加載不同的初始計數(shù)值來實現(xiàn)的。當(dāng)量程為×1時，初始計數(shù)值為24（1024—1000＝24）。當(dāng)量程為×10、×100、×1000時，相應(yīng)的初始計數(shù)值為924、1014、1023。這樣，從初始計數(shù)值到L024的計數(shù)時間為閘門脈沖的寬度，×1為1000ms，×10為100ms，×100、×1000各為10ms和1ms。從1024到2048為顯示時間（共計1024ms）。閘門計數(shù)為2048到初始計數(shù)值的1ms時間為頻率測量計數(shù)器的清零時間。閘門脈沖由閘門計數(shù)器的次高位輸出，清零脈沖由閘門計數(shù)器的最高位輸出。閘門計數(shù)器的最高位和次高位輸出信號波形見圖4－2。注意，圖中計數(shù)閘門的寬度為1024減去初始計數(shù)值再加一（清零脈沖的寬度），但由于在測量計數(shù)器中，清零端的優(yōu)先級高于計數(shù)端，實際計數(shù)時間仍然為1024減去初始計數(shù)值。圖中清零脈沖實際上也就是閘門計數(shù)器的同步加載信號。這個脈沖的寬度為一個時鐘脈沖的周期。圖1頻率計閘門脈沖波形（四）、量程改變與顯示量程改變信號由按鍵（KEY3）控制一個4進制計數(shù)器再加以譯碼，產(chǎn)生4個量程控制信號。此4個信號送閘門計數(shù)器實現(xiàn)量程改變，并送發(fā)光二極管L4～L7顯示量程。由另3個發(fā)光二極管分別顯示測量計數(shù)器溢出、閘門脈沖和清零脈沖。根據(jù)前面所述，可得到如圖4-3所示的系統(tǒng)結(jié)構(gòu)框圖。圖2頻率計結(jié)構(gòu)框圖四、實驗內(nèi)容(1)根據(jù)本實驗的原理，設(shè)計一個自動轉(zhuǎn)換量程的頻率計。測量范圍與本實驗相同。提示：根據(jù)前一次測量時頻率計數(shù)器的溢出信號以及判斷測量結(jié)果最高位是否為零，來決定下一次測量是否要進行量程轉(zhuǎn)換。(2)設(shè)計一個測量低頻率的頻率計。測量范圍：1Hz到10Hz。分辨率為3位有效數(shù)字。提示：采用測周期辦法，測量結(jié)果要換算為頻率。實驗三等精度頻率/脈寬/占空比多功能測試儀設(shè)計一、實驗原理基于傳統(tǒng)測頻院里的頻率計的測量精度將隨被測信號頻率的下降而降低，即測量精度隨被測信號的頻率變化而變化，在實用中有較大的局限性。而等精度頻率計不但具有較高的測量精度，且在整個頻率區(qū)域能保持恒定的測試精度。二、實驗要求頻率測試功能：測頻范圍0.1Hz~2MHz。測頻精度：測頻全域相對誤差恒為萬分之一。脈寬測試功能：測試范圍10us~1s，測試精度1us，占空比測試功能：測試范圍1%~99%，測試精度2%。三、設(shè)計方案主系統(tǒng)構(gòu)成如圖1所示：圖1等精度頻率計主控結(jié)構(gòu)具體設(shè)計說明見EDA技術(shù)實驗教材335頁論述。四、實驗內(nèi)容根據(jù)本實驗的原理，設(shè)計一個等精度頻率/脈寬/占空比多功能測試儀。專題三基于FPGA的信號處理系統(tǒng)的設(shè)計實驗一基于FPGA的數(shù)字存儲示波器實驗原理本設(shè)計項目是利用FPGA直接控制AD對模擬信號進行采樣，然后將轉(zhuǎn)換好的二進制數(shù)據(jù)迅速存儲到存儲器中，在完成對模擬信號一個或數(shù)個周期的采樣后，由控制器將存儲器中的采樣數(shù)據(jù)讀出經(jīng)DA轉(zhuǎn)換器，進入示波器的Y端顯示。采樣存儲器可以有多種方式實現(xiàn)：1、外部隨機存儲器RAM。其優(yōu)點是存儲量大，缺點是需要外接芯片，且常用的RAM讀寫速度較低；與FPGA間的連接線過長；特別是在存儲數(shù)據(jù)時需要對地址進行加1操作，進一步影響數(shù)據(jù)寫入速度。2、FPGA內(nèi)部EAB/ESB等。在Altera的大部分FPGA器件中都含有類似于EAB的模塊。3、由EAB等模塊構(gòu)成高速FIFO。FIFO比較適合于用作A/D采樣數(shù)據(jù)高速存儲。二、實驗內(nèi)容（1）實驗內(nèi)容1：應(yīng)用ADC0809、DAC0832作為轉(zhuǎn)換器件，設(shè)計ADC0809、DAC0832控制器，控制AD采集數(shù)據(jù)。數(shù)據(jù)采集后用QuartusII的在系統(tǒng)RAM/ROM數(shù)據(jù)編輯器儲存采入RAM中的數(shù)據(jù)，后經(jīng)DAC0832送示波器。對0809和0832的引腳鎖定：元件“ADCINT”引腳鎖定參考實驗8-2。WE用鍵1控制；為了實驗方便，CLK接clock0，頻率先選擇64Hz（選擇較慢的采樣時鐘），作狀態(tài)機工作時鐘。硬件實驗中，建議選擇電路模式No.5，打開+/-12V電源，首先使WE=’1’，即鍵1置高電平，允許采樣，由于這時的程序中設(shè)置ADDA<='1'，模擬信號來自AIN1，即可通過調(diào)協(xié)實驗板上的電位器（此時的模擬信號是手動產(chǎn)生的），將轉(zhuǎn)換好的數(shù)據(jù)采入RAM中；然后按鍵1，使WE=’0’程序中設(shè)置ADDA<='0'，模擬信號將由AIN0進入，即AIN0的輸入信號來自外部信號源的模擬連續(xù)信號。外部模擬信號可來自實驗箱，方法如下：首先打開+/-12V電源，將GW48主系統(tǒng)板右側(cè)的“JL11”跳線座短路“L_F”端；跳線座“JP18”的“INPUT”端與系統(tǒng)右下角的時鐘64Hz相接；并用一插線將插座“JP17”的“OUTPUT”端與實驗箱最左側(cè)的“JL10”坐的“AIN0”端相接，這樣就將64Hz待采樣的模擬信號接入了0809的IN0端（注意，這時例8-2/12程序中設(shè)置ADDA<='0'）。試調(diào)節(jié)“JP18”上方的電位器，使得主系統(tǒng)右側(cè)的“WAVEOUT”端輸出正常信號波形（用示波器監(jiān)視，峰值調(diào)在4V以下）。注意，如果要將采入（用CLK=64采樣）RAM中的數(shù)據(jù)掃描顯示到示波器上觀察，必須用高頻率時鐘才行（clock0接16384Hz）。可以使鍵1高電平是對模擬信號采樣，低電平時示波器顯示已存入RAM的波形數(shù)據(jù)。(2)實驗內(nèi)容2：在電路中增加一個鋸齒波發(fā)生器，掃描時鐘與地址發(fā)生器的時鐘一致。鋸齒波數(shù)據(jù)通過另一個D/A輸出，控制示波器的X端（不用示波器內(nèi)的鋸齒波信號），而Y端由原來的D/A給出RAM中的采樣信息，由此完成一個比較完整的存儲示波器的顯示控制。（3）實驗內(nèi)容3：根據(jù)《EDA技術(shù)實用教程》中P268的相關(guān)內(nèi)容，設(shè)計應(yīng)用高速A/D和D/A，設(shè)計數(shù)字存儲示波器。注意打開系統(tǒng)的+/-12V電源開關(guān)。用示波器的Y1（X）端接GWADDA板的D/APA口輸出；GWADDA板上ADC的“AIN”接受來自主系統(tǒng)模擬波形，即接主系統(tǒng)板上右側(cè)“JP17”的“OUTPUT”端，然后將主系統(tǒng)板上“JP18”的“INPUT”端與系統(tǒng)右下角的時鐘65536或32768HZ等相接?！癑L11”的3針座短路“H_F”端，調(diào)節(jié)“JP15”電位器，使得主系統(tǒng)右側(cè)的“WAVEOUT”端輸出正常信號波形（用示波器監(jiān)視，在4V上下）。電路圖選擇No.5，選擇鍵1高電平為采樣，低電平為存儲顯示。波形輸出：Y1（X）端接GWADDA板的PA輸出端，X作鋸齒波輸出；波形輸出：Y2（Y）端接GWADDA板的PB輸出端，Y作波形輸出。專題四FPGA在數(shù)字通信中的應(yīng)用實驗一基于FPGA的通用異步收發(fā)器實驗原理通用異步收發(fā)器(UniversalAsynchrONousRECEIVER／Transmitter，UART)可以和各種標準串行接口，如RS232和RS485等進行全雙工異步通訊，具有傳輸間隔遠、本錢低、可靠性高等優(yōu)點。一般UART由專用芯片如8250，16450來實現(xiàn)，但專用芯片引腳都較多，內(nèi)含很多輔助功能，在實際使用時往往只需要用到UART的基本功能，使用專用芯片會造成資源浪費和本錢進步。一般而言UART和外界通訊只需要兩條信號線RXD和TXD，其中RXD是UART的接收端，TXD是UART的發(fā)送端，接收與發(fā)送是全雙工形式。由于可編程邏輯器件技術(shù)的快速發(fā)展，F(xiàn)PGA的功能日益強大，其開發(fā)周期短、可重復(fù)編程的優(yōu)點也越來越明顯，在FPGA芯片上集成UART功能模塊并和其他模塊組合可以很方便地實現(xiàn)一個能與其他設(shè)備進行串行通訊的片上系統(tǒng)。1UART功能設(shè)計1．1UART的工作原理異步通訊時，UART發(fā)送／接收數(shù)據(jù)的傳輸格式如圖1所示，一個字符單位由開始位、數(shù)據(jù)位、停止位組成。圖1基本UART幀格式圖2基本UART幀時序異步通訊的一幀傳輸經(jīng)歷以下步驟：(1)無傳輸。發(fā)送方連續(xù)發(fā)送信號，處于信息“1”狀態(tài)。(2)起始傳輸。發(fā)送方在任何時刻將傳號變成空號，即“1”跳變到“O”，并持續(xù)1位時間表明發(fā)送方開始傳輸數(shù)據(jù)。而同時，接收方收到空號后，開始與發(fā)送方同步，并期看收到隨后的數(shù)據(jù)。(3)奇偶傳輸。數(shù)據(jù)傳輸之后是可供選擇的奇偶位發(fā)送或接收。(4)停止傳輸。最后是發(fā)送或接收的停止位，其狀態(tài)恒為“1”。發(fā)送或接收一個完整的字節(jié)信息，首先是一個作為起始位的邏輯“0”位，接著是8個數(shù)據(jù)位，然后是停止位邏輯“1”位，數(shù)據(jù)線空閑時為高或“1”狀態(tài)。起始位和停止位的作用是使接收器能把局部時鐘與每個新開始接收的字符再同步。異步通訊沒有可參照的時鐘信號，發(fā)送器可以隨時發(fā)送數(shù)據(jù)，任何時刻串行數(shù)據(jù)到來時，接收器必須正確地發(fā)現(xiàn)起始位下降沿的出現(xiàn)時間，從而正確采樣數(shù)據(jù)。設(shè)計時可參考由專用芯片實現(xiàn)的UART的功能并進行一定精簡，如可以用FPGA的片內(nèi)RAM替換UART的FIFO，不用單獨在UART模塊中實現(xiàn)。設(shè)計的基本原則是保存最主要的功能，基于FPGA的UART系統(tǒng)由波特率時鐘發(fā)生器、接收器和發(fā)送器3個子模塊組成。波特率時鐘發(fā)生器波特率發(fā)生器實質(zhì)是設(shè)計一個分頻器，用于產(chǎn)生和RS232通訊同步的時鐘。在系統(tǒng)中用一個計數(shù)器來完成這個功能，分頻系數(shù)N決定了波特率的數(shù)值。該計數(shù)器一般工作在一個頻率較高的系統(tǒng)時鐘下，當(dāng)計數(shù)到N／2時將輸出置為高電平，再計數(shù)到N／2的數(shù)值后將輸出置為低電平，如此反復(fù)即可得到占空比50％的波特率時鐘，具體的波特率依靠于所使用的系統(tǒng)時鐘頻率和N的大小。如系統(tǒng)時鐘頻率是40MHz，要求波特率是9600，則16倍波特率時鐘的周期約即是260個系統(tǒng)時鐘周期，則計數(shù)器取260／2=130時，當(dāng)計數(shù)溢出時輸出電平取反就可以得到16倍約定波特率的時鐘。2、發(fā)送器設(shè)計-發(fā)送器每隔16個CLK16時鐘周期輸出1位，次序遵循1位起始位、8位數(shù)據(jù)位（假定數(shù)據(jù)位為8位）、1位校驗位（可選）、1位停止位。數(shù)據(jù)的發(fā)送是由手動發(fā)送鍵控制，當(dāng)輸入發(fā)送命令時，發(fā)送器根據(jù)此命進行發(fā)送。它將并行數(shù)據(jù)din[7..0]鎖存進發(fā)送緩沖器tbuf[7..0]，并通過移位發(fā)送把寄存器tbuf[7..0]里的數(shù)據(jù)串行發(fā)送至串行數(shù)據(jù)輸出端dout。在數(shù)據(jù)發(fā)送過程中用輸出信號trans_end作為標志信號，當(dāng)一幀數(shù)據(jù)發(fā)送完畢時，trans_end信號為1，否則為0。防止發(fā)生沖突。圖發(fā)送機狀態(tài)圖接收器串行數(shù)據(jù)幀和接收時鐘是異步的，發(fā)送來的數(shù)據(jù)由邏輯1變?yōu)檫壿?可以視為一個數(shù)據(jù)幀的開始。接收器先要捕捉起始位，確定rxd輸入由1到0，邏輯0要8個CLK16時鐘周期，才是正常的起始位，然后在每隔16個CLK16時鐘周期采樣接收數(shù)據(jù)，移位輸入接收移位寄存器rbuf，最后輸出數(shù)據(jù)dout。接收完畢時，數(shù)據(jù)接收標志信號frame_end置1，標志數(shù)據(jù)接收完畢，接收過程中為0，防止發(fā)送沖突。如果接收的過程中發(fā)生錯誤，則接收出錯信號frame_error為1，平時此信號為0。圖接收機狀態(tài)圖二、實驗內(nèi)容設(shè)計實現(xiàn)PC與FPGA之間的雙向通信。實驗步驟：1、打開GW48系統(tǒng)的電源；將RS232通信線的一頭接GW48系統(tǒng)，另一頭接PC機的串行1口（COM1口）；2、用模式鍵選模式“5”4、將GW48系統(tǒng)右側(cè)的開關(guān)向下?lián)堋癟OMCU”，以便使FPGA與系統(tǒng)板上的AT89C51單片機相連。5、用一短線將系統(tǒng)右側(cè)插線“P27”與地“GND”6、用短路帽選擇“CLOCK2”7、用短路帽選擇“CLOCK0”注意，要暫時拔去CLOCK5/6/7和CLOCK8、9、10上的短路帽才能測到1024、4096Hz等頻率。另外，若所測的頻率可能有一定誤差，這是由于晶振本身的誤差引起的。8、如果要用此頻率計測試外部頻率，可將CLOCK0上的短路帽拔去，則外部頻率可輸入此雙排針的左側(cè)任意一針。9、進入“MCUCOM”目錄，運行（雙擊）文件SEREALCOM.EXE，將跳出“選擇串口對話框”，如選擇串口1：COM1，再選擇“OK”。10、對于跳出的“收發(fā)數(shù)據(jù)對話框”，按鍵“RECEIVE”，窗口即能顯示FPGA測得的頻率。11、在“SEND”窗口輸入數(shù)據(jù)，如35，再點擊“SEND”紐（點擊兩次），此數(shù)據(jù)即通過GW48系統(tǒng)上的單片機和FPGA顯示在數(shù)碼管8/7上。實驗二基于FPGA的調(diào)制解調(diào)系統(tǒng)二進制頻移鍵控調(diào)制器與解調(diào)器的設(shè)計一、實驗原理用基帶信號f（t）對高頻載波的瞬時頻率進行控制的調(diào)制方式叫做調(diào)頻，在數(shù)字調(diào)制系統(tǒng)中則稱為頻移鍵控(FSK)。頻移鍵控在數(shù)字通信中是使用較早的一種調(diào)制方式，這種方式實現(xiàn)起來比較容易，抗干擾和抗衰落的性能也較強。其缺點是占用頻帶較寬，頻帶利用串不夠高，因此，額移鍵控主要應(yīng)用于低、中速數(shù)據(jù)的傳輸，以及衰落信道與頻帶較寬的倍道。1.2FSK信號的表達式和波形圖在二進制頻移鍵控(2FSK)中，設(shè)信源發(fā)出的信息s(t)是由二進制符號0、1組成的序列，載波信號Uc（t）是高頻正弦信號，表達式所謂二進制頻移鍵控就是用待傳輸?shù)亩M制序列去控制高頻正弦信號的頻率，使高頻正弦信號的頻率隨著二進制序列的變化而變化。2FSK信號的表達式如下：---式1假設(shè)二進制序列s（t）為l01001時，則2FSK信號的波形如圖所示圖1FSK信號的波形2.2FSK信號的調(diào)制2FSK信號的調(diào)制有兩種方法：第一種方法是直接調(diào)頻法。所謂直接調(diào)頻法，就是模擬調(diào)制系統(tǒng)中的調(diào)頻。(FM)信號的產(chǎn)生方法，該方法是將輸入的數(shù)字基帶信號去控制一個振蕩器的某些參數(shù)而達到改變振蕩器頻率的目的。如圖所示。圖2FSK信號的直接調(diào)頻法第二種方法是鍵控法。所謂镕控法，就是利用受數(shù)字基帶信號控制的開關(guān)電路對兩個不同的獨立頻率源進行選通，如圖所示。兩個獨立的載波信號圖3用鍵控方法實現(xiàn)2FSK信號的調(diào)制發(fā)生器輸出的頻率fc1和fc2受控于輸入的二進制信號，按照“1”或“0”分別選擇載波fc1或載波fc2作為輸出。這種方法非常容易實現(xiàn)。3.2FSK信號的解調(diào)2FSK信號的解調(diào)也分為非相干解調(diào)法和相干解調(diào)法兩種，分別如圖4．9、圖4．10所示，其原理與2A5K信號解調(diào)相同，只是采用兩套電路而己。圖4FSK信號的非相干解調(diào)法圖52FSK信號的相干解調(diào)法4.2FSK信號的帶寬由式(3.1)可知，2FSK信號可以看成是兩個不同載頻的振幅鍵控信號之和，因此它的頻帶寬度是兩倍數(shù)字基帶信號帶寬(B)與之和，即：二、實驗要求利用實驗板具有模擬信號處理的功能，設(shè)計一個移頻鍵控信號發(fā)生器。要求能利用板上的8位DIP開關(guān)設(shè)置基帶信號碼（8bit）。板上的DAC送出己調(diào)信號（正弦波），對8bit基帶信號碼循環(huán)調(diào)制。傳輸速率為1200bps。為了便于用示波器觀察輸出信號，要求在8bit基帶信號的開始時有一個同步脈沖輸出（利用其他引腳）?；鶐盘柎a和已調(diào)信號的關(guān)系是：l對應(yīng)2400Hz，0對應(yīng)1200Hz。三、設(shè)計方案。（—）、正弦信號的產(chǎn)生由于本設(shè)計要求產(chǎn)生的已調(diào)波為正弦信號，所以設(shè)計方案首先考慮產(chǎn)生正弦信號。用數(shù)字電路和DAC來產(chǎn)生一個給定波形的信號，只要將該信號分成若干個相等的時間間隔，然后將每個時間間隔內(nèi)的信號值（平均值）依次送給DAC輸出即可。從這個意義上說，此方案可以產(chǎn)生任意波形。但在實際設(shè)計中，將涉及到以下矛盾。為了得到足夠精密的波形，要求在時間域和幅度域都將給定波形分得足夠精細。但前者將受到器件速度和規(guī)模（存儲信號值）的限制，后者將受到DAC器件的分辨率的限制。具體的正弦波發(fā)生器是用狀態(tài)機方式實現(xiàn)的。上面狀態(tài)機的輸出（Q7～Q0）經(jīng)DAC變換為模擬信號輸出。為了使輸出信號有平滑的波形，在DAC的輸出端可以接入一個低通濾波器，（二）、正弦信號的調(diào)制FSK要求基帶信號為l時，輸出2400Hz信號?；鶐盘枮?時，輸出1200Hz信號。只要改變狀態(tài)機的CLK，就可以達到改變輸出信號的頻率。所以，將基帶信號去控制一個2選l多路選擇器，選擇兩種輸入頻率（2400×64＝153600Hz或1200×64＝76800Hz）到狀態(tài)機的CLK，就達到了FSK的要求?；鶐盘枏腄IP開關(guān)得到。用一個8選1多路選擇器加上一個8進制循環(huán)計數(shù)器，可以將基帶信號變成串行數(shù)據(jù)流。由于要求傳輸速率為1200bps，即每秒傳輸1200bit，所以循環(huán)計數(shù)器的時鐘為1200Hz。此計數(shù)器計到000就是8bit基帶碼的起始點，所以將000譯碼輸出就是題目要求的監(jiān)視同步信號。由子循環(huán)計數(shù)器的時鐘與正弦波發(fā)生器的狀態(tài)S0可能不同步，輸出波形可能與圖4－5不完全一致。用SYN反饋到循環(huán)計數(shù)器作為同步可以改善這一點。整個系統(tǒng)的結(jié)構(gòu)框圖如圖6所示。（二）FSK的解調(diào)方框圖FSK解調(diào)框圖如圖7所示、其核心部分由分頻器、寄存器、計數(shù)器和判決器組成.其中分頻器的分頻系數(shù)取值對應(yīng)闖7—28(調(diào)制)中的分頻器1和分頻器2中較小的分頻系數(shù)值，即FSK解調(diào)器的分頻器輸以為較高的那個載波信號，由于f1和f2的周期不向。若設(shè)f1＝2f2，且基帶信號電平“l(fā)”，對應(yīng)f1；基帶信號電乎“0”對應(yīng)載波f2，則圖7—30中計數(shù)器以f1為時鐘信號，上升沿計數(shù)，基帶信號“1”碼元對應(yīng)的計數(shù)器個數(shù)為1/f1，基帶信號“0”碼元對應(yīng)的計數(shù)器個數(shù)為1／f2計數(shù)器根據(jù)兩種不同的計數(shù)情況，對應(yīng)輸出“0”圖7FSK解調(diào)框圖四、實驗內(nèi)容1.考慮如何用SyN反饋到循環(huán)評數(shù)器，改善由于循環(huán)計數(shù)器的時鐘與正弦波發(fā)生器的狀態(tài)S0不同步導(dǎo)致輸出波形與圖⒋5不完全一致這一問題。提示：要考慮到SyN信號在不同的基帶信號碼（0或1）時頻率不同。2.設(shè)計一個FSK信號解碼器。要求能準確解出上述實驗產(chǎn)生的信號，并在實驗板上以8個發(fā)光二極管顯示出來。3.狀態(tài)機實驗：設(shè)計一個密碼鎖。將實驗板上的按鍵編寫，只有按一定序列按下按鍵若干次（例如13223123），鎖才能打開（以一個發(fā)光二極管指示）。若三次按錯，喇叭報警。本實驗可在基本型實驗板上完成。PSK信號發(fā)生器一、實驗原理關(guān)于PSK信號的原理己在上一個實驗中說明。但在圖4-5中的PsK信號，實際上有一個很大的缺陷。該信號是所謂“絕對調(diào)相”方式，即基帶信號0和l各自對應(yīng)一個固定的相位。在接收方，必須有一個同發(fā)送方同步的參考相位，才能正確地恢復(fù)基帶信號。否則，就會發(fā)生所謂“相位模糊”現(xiàn)象。為此，在實際的使用中，還經(jīng)常采用相對調(diào)相方式。所謂相對調(diào)相方式，就是將前一碼元的相位作為參考相位。具體地說，對于只有兩個相位的PSK信號，當(dāng)輸入基帶信號為1時，輸出已調(diào)信號的相位相對于前一個輸出信號相位移動180度。當(dāng)輸入基帶信號為0時，輸出已調(diào)信號的相位與前一個輸出信號相位相同。換言之，已調(diào)信號的相位改變對應(yīng)于“1”，相位不變對應(yīng)于“0”。由于相對調(diào)相方式在解調(diào)時沒有所謂“相位模糊以上介紹的是2相調(diào)制，即己調(diào)信號只有0度和180度兩種相位。實際上，還可以增加己調(diào)信號的相位，例如4相調(diào)制等。在4相調(diào)制方式中，先將基帶信號按2b1（分組，變成一個個2bit的碼元。然后以碼元為單位，改變輸出信號的相位。例如碼元00，相位保持不變（0度）；碼元01，相位改變90度；等等。顯然，4相調(diào)制比2相調(diào)制提高了一倍的傳輸速率。除了純粹的相位調(diào)制外，在實際的信號調(diào)制（例如，利用電話線路進行數(shù)字通信的MODEM）中，為了加大信息量，提高傳輸速率，還可以采用其他更為有效的調(diào)制方式。例如，可以先將基帶信號按一定長度分組，變成一個個多bit的碼元。然后以碼元為單位，同時對載波的幅度和相位進行雙重調(diào)制。這種調(diào)制方法稱為幅相鍵控（簡稱APK）。一個典型的APK信號的矢量圖如圖4-7所示。該信號將基帶信號接3bit一組分成碼元，然后進行幅相調(diào)制。在圖4-7中可以看到信號的調(diào)制過程。例如基帶信號000（一個3bit碼元），對應(yīng)的調(diào)制幅度是個單位，相位變化（相對于前一個3bit碼元）為45°。二、實驗要求利用實驗板具有模擬信號處理的功能，設(shè)計一個移相鍵控信號發(fā)生器。要求利用板上的8位DIP開關(guān)設(shè)置基帶信號碼（8bit）。板上的DAC送出己調(diào)信號（正弦波），對8bit基帶信號循環(huán)調(diào)制。要有用于觀察的同步脈沖輸出。傳輸速率1200bps。為簡單起見，載波頻率也是1200Hz。為簡單起見，已調(diào)信號的相位和基帶信號碼的夫系柬用絕對調(diào)相方式。即基帶信號為l，己調(diào)信號的相位相對于參考相位改變180度?；鶐盘枮?，已調(diào)信號的相位與參考相位相同。三、設(shè)計方案正弦信號和基帶信號流的產(chǎn)生己在上一節(jié)介紹。本設(shè)計主要解決信號的調(diào)制。根據(jù)設(shè)計要求，基帶信號為l要求輸出信號改變相位180度。顯然此信號不可能通過改變狀態(tài)機的輸入頻率來實現(xiàn)。分析己調(diào)信號的相位和基帶信號流的關(guān)系，可以看到輸入信號每發(fā)生一次變化（0到l或l到0），輸出信號改變相位180度。為此，將基帶信號的跳變引入正弦波狀態(tài)機，同時修改狀態(tài)機的狀態(tài)方椹，將基帶信號的跳變作為狀態(tài)轉(zhuǎn)換的一個條件。當(dāng)基帶信號發(fā)生跳變時，下一個狀態(tài)跳到180度以后的狀態(tài)。這樣就達到了移相鍵控的要求?；鶐盘柕奶儥z測可以有很多種辦法，這里介紹一種比較容易在可編程邏輯器件中實現(xiàn)的方案。圖4-8為該方法的示意電路圖。由圖4-8可以看到，利用一個合適的時鐘（可以利用狀態(tài)機的時鐘），對輸入信號移位鎖存，亦即保存輸入的歷史狀態(tài)。比較當(dāng)前狀態(tài)和歷史狀態(tài)（異或），即可判定輸入是否存在跳變（1＝跳變）。整個系統(tǒng)的結(jié)構(gòu)框圖如圖4-9所示。用于示波器觀察的同步信號，仍然可以用上一節(jié)的辦法產(chǎn)生。四、實驗內(nèi)容1.將本實驗改為來用相對調(diào)相方式。2.設(shè)計一個相對調(diào)相方式的PSK信號解碼器。將此解碼器與信號發(fā)生器相連以檢驗發(fā)送與接收的正確與否。3.設(shè)計一個APK信號發(fā)生器。要求：基帶信號由DIP開關(guān)輸入，對8bit的輸入信號循環(huán)分組編碼（例如，輸入為10011010，分組后為100，Ⅲ0，101，001，101，010，011，010，¨·），矢量圖參考FSK信號發(fā)生器實驗中有關(guān)APK的原理介紹，采用相對調(diào)相。矢量圖的x軸就是前一個碼的已調(diào)信號相位。傳輸速率為1200bps。提示：為了便于實驗，可以將矢量圖略加改變，將原來的幅度比：3改為l∶2。只要將送往DAC的數(shù)據(jù)右移一位，輸出信號幅度就減為一半。實驗三基于FGPA的編解碼系統(tǒng)基于FPGA的偽隨機碼產(chǎn)生及誤碼率測試系統(tǒng)一、實驗原理1、偽隨機序列產(chǎn)生原理偽隨機序列現(xiàn)已廣泛應(yīng)用于密碼學(xué)、擴頻通訊、導(dǎo)航、集成電路的可測性設(shè)計、現(xiàn)代戰(zhàn)爭中的電子對抗技術(shù)等許多重要領(lǐng)域。偽隨機序列的偽隨機性表現(xiàn)在預(yù)先的可確定性、可重復(fù)產(chǎn)生與處理。偽隨機序列雖然不是真正的隨機序列，但是當(dāng)偽隨機序列周期足夠長時，它便具有隨機序列的良好統(tǒng)計特性。1m序列的實現(xiàn)

1．1基于FPGA的m序列實現(xiàn)

利用反饋移位寄存器產(chǎn)生0、1序列時，其n位反饋移位寄存器的邏輯功能如圖1所示。

圖中，xi表示寄存器所處的狀態(tài)，通常用0和1來代表兩個可能的狀態(tài)，并且把0和1看成是有限域GF(2)的兩個元素。f(x0，x1，…，xn-1)刻劃了移位寄存器反饋邏輯的功能，它可以看成一個定義在GF(2)上并且在GF(2)中取值的n元函數(shù)，當(dāng)f(x0，x1，…，xn-1)可以表示成一線性齊次函數(shù)時，即GF(2)，相應(yīng)的反饋移位寄存器是線性的，而由線性移位寄存器產(chǎn)生的序列就稱為線性移位寄存器序列。m序列就是線性移位寄存器序列。對于一個n級m序列移位寄存器來說，它在每一時刻的內(nèi)部狀態(tài)都可以看做有限域GF(2)上的一個n維向量，而反饋函數(shù)就是刻劃了從每一時刻的狀態(tài)到下一時刻狀態(tài)的轉(zhuǎn)移規(guī)律，或者說反饋函數(shù)定義了n維向量空間上的一個線性變換。

通常可以用Vn(F)代表域GF(2)上全體n元數(shù)組構(gòu)成的n維向量空間，a=(a0a1a2…an-1…)代表n級移位寄存器產(chǎn)生的m序列。n級m序列移位寄存器的狀態(tài)可以看做Vn(F)中的向量。設(shè)f(λ)=λn+Cn-1λn-1+…+C0是多項式環(huán)F[λ]中的一次n多項式，那么，對于G(f)中的線性移位寄存器序列，從狀態(tài)(akak+1…ak+n-1)到下一個狀態(tài)(ak+1ak+2…ak+n)的轉(zhuǎn)移就可以看成是Vn(F)的一個線性變換。由于ak+n=cn-1ak+n-1+cn-2ak+n-2+…+coak，于是，狀態(tài)轉(zhuǎn)移變換用矩陣寫出來就是：

稱為線性移位寄存器的狀態(tài)轉(zhuǎn)移矩陣，顯然，狀態(tài)轉(zhuǎn)移矩陣T和初始狀態(tài)完全刻畫了線性移位寄存器所產(chǎn)生的序列。它在此建立起了反饋

=GF(2)之間的關(guān)系，這樣就可以直接從m序列本原多項式出發(fā)，在FPGA中實現(xiàn)m序列移位寄存器結(jié)構(gòu)并產(chǎn)生m序列。2、誤碼率測試儀誤碼測試儀是一種能夠測量和保證傳輸質(zhì)量的智能化儀器，該儀器可通過檢測來反映數(shù)據(jù)傳輸設(shè)備及其信道工作的誤碼損傷性能質(zhì)量指標，并對其進行傳輸質(zhì)量分析的有效工具。在電信運營、工程驗收、科研、設(shè)備生產(chǎn)、教學(xué)實驗等各方面，誤碼儀都是必不可少的通信測量和線路維護的最佳輔助工具。2.1誤碼測試系統(tǒng)的總體方案誤碼一般是由通信系統(tǒng)中接收端抽樣判決器的錯誤判斷造成的，而造成錯誤判斷的原因主要有兩個：一是碼間串?dāng)_，另一個是信道加性噪聲的影響。誤碼測試儀存在兩種設(shè)計方案，一種是誤碼儀的發(fā)射端模塊和接收模塊兩部分獨立，可用于單工的通信系統(tǒng)性能測試。但是由于該系統(tǒng)的測試序列需要動態(tài)生成，所以，其能夠測試的系統(tǒng)碼速只能和FPGA控制模塊所能達到的速度相同。另一種方案是將發(fā)射端模塊和接收模塊結(jié)合在一個系統(tǒng)內(nèi)部，這樣能測試具有回環(huán)的通信系統(tǒng)，如雙工通信的收發(fā)設(shè)備等。誤碼測試系統(tǒng)框圖如圖1所示。圖中，發(fā)送端模塊產(chǎn)生的偽隨機序列作為通信系統(tǒng)的信源數(shù)據(jù)流流經(jīng)信道，接收端模塊則接收來自信道輸出的比特流，并將其與接收端模塊產(chǎn)生的與發(fā)送端模塊輸出類型相同的偽隨機序列進行比較，從而完成誤碼測試。誤碼儀由發(fā)送端的序列發(fā)生器1?？?、接收端的位同步信號提取模塊、幀同步碼檢測模塊、序列發(fā)生器2模塊、誤碼分析模塊及外設(shè)接口構(gòu)成。其中位同步信號提取模塊的作用是獲得位定時同步脈沖。幀同步碼檢測模塊的作用是獲取幀同步信號，以使兩個序列能以同相位比較計算誤碼率。因為如果接收的測試序列與序列發(fā)生器2模塊產(chǎn)生的序列兩者相位不同，則誤碼的測試結(jié)果將毫無意義。二、實驗內(nèi)容1、應(yīng)用ＶＨＤＬ語言實現(xiàn)偽隨機編碼發(fā)生器的設(shè)計;2、設(shè)計簡單誤碼率檢測器，完成誤碼率檢測?；贔PGA的HDB3碼編解碼系統(tǒng)一、實驗原理數(shù)字通信系統(tǒng)的某些應(yīng)用可對基帶信號不載波調(diào)制而直接傳輸，其中傳輸線路對碼型的要求如下：信碼中不宜有直流分量，低頻分量應(yīng)盡可能的少，碼型要便于時鐘信號提取。根據(jù)這些要求，ITU-T(國際電聯(lián))在G．703建議中規(guī)定，對于2MHz、8MHz、32MHz速率的數(shù)字接口均采用HDB3(三階高密度雙極性)碼。HDB3碼具有無直流分量，低頻成分少，連零個數(shù)不超過3個等特點，便于時鐘信號的提取和恢復(fù)，適合在信道中直接傳輸。2HDB3編碼模塊設(shè)計

要設(shè)計一個實用的編碼模塊，首先要深入研究其編碼規(guī)則及其特點，然后根據(jù)編碼規(guī)則設(shè)計符合電路特性的編碼流程。HDB3碼的編碼規(guī)則包括：①將消息代碼變換成AMI碼，AMI碼的編碼規(guī)則是對碼流中的非“0”符號進行正負交替；②檢查AMI碼中的連零情況，當(dāng)連零的個數(shù)小于4個時，保持AMI的形式不變；當(dāng)連零的個數(shù)達到4個或超過4個時，則將非零碼后的第4個“0”替換成V碼，其中V碼的極性與前一非零碼(+1或-1)的極性保持一致，例如，前面的非零碼是+1，則將V碼記為+V；③完成插V操作后，檢查2個相鄰V碼之間非零碼的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將相鄰2個V碼中后一個V碼的前一非零碼后的第一個“0”變?yōu)锽碼，B碼的極性與前一非“0”碼的極性相反，同時B碼后面的非“0”碼極性再次進行交替變換，保證極性交替反轉(zhuǎn)特性。

編碼規(guī)則中出現(xiàn)的V碼、B碼只是作為標識符，最終的電路實現(xiàn)還是“0”和“1”這兩種邏輯電平，因此需要采用二進制編碼對“1”、“0”、V、B進行編碼，“00”表示“0”、“0l”表示“1”，“10”表示B，“11”表示V。根據(jù)編碼規(guī)則和利用FPGA實現(xiàn)的特點，將編碼過程：首先插入V碼，然后插入B碼，最后是單雙極性變換。如果按照編碼規(guī)則的順序設(shè)汁．應(yīng)該首先進行單雙極性變換，在完成插V和插B后，還需根據(jù)編碼規(guī)則變換當(dāng)前B碼之后的非零碼的極性，這需要大量的寄存器來保存當(dāng)前數(shù)據(jù)的狀態(tài)，導(dǎo)致電路非常復(fù)雜，占用大量的FPGA內(nèi)部邏輯單元，實現(xiàn)難度大，且成本高。HDB3編碼過程示意圖如圖l所示。2．1插入V碼過程

插入V碼過程是對消息代碼里的連零串進行檢測，一旦出現(xiàn)4個連零串的時候，就把第4個“O”替換成破壞符V，其他情況下消息代碼原樣輸出。輸入的代碼經(jīng)插V操作后全部轉(zhuǎn)換成雙相碼，即“0”變換成“00”，“1”變換成“01”，V變換成“l(fā)l”。圖2是插入V碼過程的流程，代碼輸入到插V模塊后，如果輸入是“l(fā)”，則輸出為“01”，同時計數(shù)器清零；如果輸入是“O”．則對輸入“O”的個數(shù)進行計數(shù)，當(dāng)計數(shù)器計數(shù)到第4個“O”時，輸出“11”作為V碼，同時計數(shù)器要清零用于下一輪檢測；計數(shù)器未滿4個“0”，則輸出“00”。2．2插入B碼過程

當(dāng)相鄰兩個V碼之間有偶數(shù)個非“0”碼時．則把后一個V碼之前的第1個非“0”碼后面的“0”碼變換成B碼。該模塊設(shè)計的難點在于插入B碼的過程中涉及一個由現(xiàn)在事件的狀態(tài)控制過去事件狀態(tài)的問題，按照實時信號處理的理論，這是無法實現(xiàn)的，這里使用兩組4位移位寄存器。采用4位移位寄存器是根據(jù)HDB3編碼規(guī)則的特點確定，經(jīng)插V后，連零串中的第4個“0”變成V碼，代碼中連零個數(shù)最多是3個，而插入B碼操作是把在后一個V碼之前的第1個非零碼之后的“O”變換成B碼，這個長度不超過3個“0”，因此只需4位寄存器就可通過判斷現(xiàn)在的輸入狀態(tài)來決定是否應(yīng)插入B碼。圖3是判斷是否插入B碼的流程．2組4位移位寄存器在時鐘的作用下逐位將數(shù)據(jù)移出，在移位的同時還需對寄存器的最低位進行操作，即判斷是否需插入B碼。這部分功能的實現(xiàn)需設(shè)置一個檢測當(dāng)前V碼狀態(tài)的標志位firstv。2．3單雙極性變換過程

分析HDB3碼的編碼規(guī)則，發(fā)現(xiàn)V碼的極性是正負交替的，余下的“1”和B碼的極性也是正負交替的，且V碼的極性與V碼之前的非零碼極性一致。因此可以將所有的“1”和B碼取出來做正負交替變換，而V碼的極性則根據(jù)“V碼的極性與V碼之前的非零碼極性一致”這一特點進行正負交替變換。具體操作是設(shè)置一個標志位flag，通過檢測判斷標志位的狀態(tài)來確定是否進行單雙極性變換，標志位要交替變換以實現(xiàn)“l(fā)”和“B”正負交替，V碼的極性也根據(jù)標志位變換。圖4是單雙極性變換過程的流程，“10”表示輸出正電平，“Ol”表示輸出負電平，“00”表示輸出為零電平。3.HDB3解碼模塊設(shè)計

根據(jù)編碼規(guī)則，V碼是為了解決4連零現(xiàn)象而插入的，而B碼總是出現(xiàn)在V碼之前，且只相隔2個“0”，因此只要在接收到的信號中找到V碼并將其和前面的3位代碼全部復(fù)原成“0”即可完成解碼過程。3．1HDB3解碼模塊建模

首先外圍電路從HDB3碼中提取出時鐘、正整流信號和負整流信號，將這3路信號送到FPGA中，解碼模塊所用的時鐘是從HDB3碼中提取出來的時鐘。從正整流信號和負整流信號中可以檢測出2路包含V碼的信號，將2路V碼合成一路信號，然后對該路信號進行解碼，最后將雙相碼變成單相碼，圖5是解碼過程的流程。3．1．1V碼檢測過程

V碼檢測同時進行正V碼檢測和負V碼檢測，這兩個檢測模塊的設(shè)計思想類似，這里對正V碼檢測模塊進行詳細說明。為了方便描述，假設(shè)從正整流電路輸入的信號為+P，從負整流電路輸入的信號為-N。+V碼檢測模塊是在-N的控制下，對輸入的+P進行檢測。其原理是：當(dāng)+P的上升沿到來時，對輸入的+P脈沖進行計數(shù)，當(dāng)計數(shù)到1時，輸出一個脈沖作為+V脈沖，同時計數(shù)器清零，在計數(shù)期間，一旦檢測到-N信號脈沖，計數(shù)器立即清零，計數(shù)器重新從零計數(shù)。這是因為在兩個+P脈沖之間，存在-N脈沖，說明第2個+P脈沖不是+V碼，只有在連續(xù)兩個+P脈沖之間無-N脈沖，才能說明這兩個P脈沖在HDB3碼中是真正同極性的，才可以判斷第2個P脈沖實際上是+V碼，達到檢測+V碼的目的。-V碼檢測原理與+V碼檢測類似，所不同的是，-V碼檢測電路是在+P控制下，對-N信號進行計數(shù)、檢測和判定。二、實驗內(nèi)容1、設(shè)計HDB3碼編碼器，完成仿真、下載、系統(tǒng)調(diào)試；2、設(shè)計HDB3碼解碼器，完成仿真、下載、系統(tǒng)調(diào)試。附錄：GW48EDA/SOPC主系統(tǒng)使用說明GW48教學(xué)實驗系統(tǒng)原理與使用介紹一、GW48系統(tǒng)使用注意事項(用戶必讀?。。?a：閑置不用GW48系統(tǒng)時，必須關(guān)閉電源！??！b：在實驗中，當(dāng)選中某種模式后，要按一下右側(cè)的復(fù)位鍵，以使系統(tǒng)進入該結(jié)構(gòu)模式工作。注意此復(fù)位鍵僅對實驗系統(tǒng)的監(jiān)控模塊復(fù)位，而對目標器件FPGA沒有影響，F(xiàn)PGA本身沒有復(fù)位的概念，上電后即工作，在沒有配置前，F(xiàn)PGA的I/O口是隨機的，故可以從數(shù)碼管上看到隨機閃動，配置后的I/O口才會有確定的輸出電平。c：換目標芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。其它接口都可帶電插拔。請?zhí)貏e注意，盡可能不要隨意插拔適配板，及實驗系統(tǒng)上的其他芯片。e:使用實驗系統(tǒng)前，查閱系統(tǒng)的默認設(shè)置ppt文件：EDA技術(shù)與VHDL書實驗課件說明_必讀.ppt。二、GW48系統(tǒng)主板結(jié)構(gòu)與使用方法以下將詳述GW48系列SOPC/EDA實驗開發(fā)系統(tǒng)（GW48-PK2/CK）結(jié)構(gòu)與使用方法，對于這2種型號的不同之處將給予單獨指出。該系統(tǒng)的實驗電路結(jié)構(gòu)是可控的。即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實驗需要。因而，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化---重配置。這種“多任務(wù)重配置”設(shè)計方案的目的有3個：1、適應(yīng)更多的實驗與開發(fā)項目；2、適應(yīng)更多的PLD公司的器件；3、適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說明如下。以下是對GW48系統(tǒng)主板功能塊的注釋。附圖1GW48EDA系統(tǒng)電子設(shè)計二次開發(fā)信號圖（1）“模式選擇鍵”：按動該鍵能使實驗板產(chǎn)生12種不同的實驗電路結(jié)構(gòu)。這些結(jié)構(gòu)如第二節(jié)的13張實驗電路結(jié)構(gòu)圖所示。例如選擇了“NO.3”圖，須按動系統(tǒng)板上此鍵，直至數(shù)碼管“模式指示”數(shù)碼管顯示“3”，于是系統(tǒng)即進入了NO（2）適配板：這是一塊插于主系統(tǒng)板上的目標芯片適配座。對于不同的目標芯片可配不同的適配座。可用的目標芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件。第七節(jié)的表中已列出多種芯片對系統(tǒng)板引腳的對應(yīng)關(guān)系，以利在實驗時經(jīng)常查用。（3）ByteBlasterMV編程配置口：如果要進行獨立電子系統(tǒng)開發(fā)、應(yīng)用系統(tǒng)開發(fā)、電子設(shè)計競賽等開發(fā)實踐活動，首先應(yīng)該將系統(tǒng)板上的目標芯片適配座拔下（對于Cyclone器件不用拔），用配置的10芯編程線將“ByteBlasterMV”口和獨立系統(tǒng)上適配板上的10芯口相接，進行在系統(tǒng)編程（如GWDVP-B板），進行調(diào)試測試?！癇yteBlasterMV”口能對不同公司，不同封裝的CPLD/FPGA進行編程下載，也能對isp單片機89S51等進行編程。編程的目標芯片和引腳連線可參考附圖1，從而進行二次開發(fā)。（4）ByteBlasterII編程配置口：該口主要用于對Cyclone系列AS模式專用配置器件EPCS4和EPCS1等編程。(5)混合工作電壓源：系統(tǒng)不必通過切換即可為CPLD/FPGA目標器件提供5V、3.3V、2.5V、1.8V和1.5V工作電源，此電源位置可參考附圖1。（6）JP5編程模式選擇跳線：（僅GW48-PK2型含此）。如果要對Cyclone的配置芯片進行編程，應(yīng)該將跳線接于“ByBtII”端，在將標有“ByteBlasterII”編程配置口同適配板上EPCS4/1的AS模式下載口用10芯線連接起來，通過QuartusII進行編程。當(dāng)短路“Others”端時，可對其它所有器件編程，端口信號參考附圖1。（7）JP6/JVCC/VS2編程電壓選擇跳線：跳線JVCC（GW48—PK2型標為“JP6”）是對編程下載口的選擇跳線。對5V器件，如10K10、10K20、7128S、1032、95108、89S51單片機等，必須選“5.0V”。而對低于或等于3.3V的低壓器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律選擇“3.3V”一端。（8）并行下載口：此接口通過下載線與微機的打印機口相連。來自PC機的下載控制信號和CPLD/FPGA的目標碼將通過此口，完成對目標芯片的編程下載。計算機的并行口通信模式最好設(shè)置成“EPP”模式。（9）鍵1~鍵8：為實驗信號控制鍵，此8個鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中的電路圖。（10）鍵9~鍵14：（GW48—PK2型含此鍵）此6個鍵不受“多任務(wù)重配置”電路控制，由于鍵信號速度慢，所以其鍵信號輸入口是全開放的，各端口定義在插座“JP8”處，可通過手動節(jié)插線的方式來實用，鍵輸出默認高電平。注意，鍵1至鍵8是由“多任務(wù)重配置”電路結(jié)構(gòu)控制的，所以鍵的輸出信號沒有抖動問題，不需要在目標芯片的電路設(shè)計中加入消抖動電路，這樣，能簡化設(shè)計，迅速入門。但設(shè)計者如果希望完成鍵的消抖動電路設(shè)計練習(xí)，必須使用鍵9至鍵14來實現(xiàn)。（11）數(shù)碼管1~8/發(fā)光管D1~D16：受“多任務(wù)重配置”電路控制，它們的連線形式也需參照第二節(jié)的電路圖。（12）“時鐘頻率選擇”：位于主系統(tǒng)的右小側(cè)，通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于“CLOCK0”，同時只能插一個短路帽，以便選擇輸向“CLOCK0”的一種頻率：信號頻率范圍：0.5Hz–50MHz。由于CLOCK0可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設(shè)計項目的信號輸入端。右側(cè)座分三個頻率源組，它們分別對應(yīng)三組時鐘輸入端:CLOCK2、CLOCK5、CLOCK9。例如，將三個短路帽分別插于對應(yīng)座的2Hz、1024Hz和12MHz，則CLOCK2、CLOCK5、CLOCK9分別獲得上述三個信號頻率。需要特別注意的是，每一組頻率源及其對應(yīng)時鐘輸入端，分別只能插一個短路帽。也就是說最多只能提供4個時鐘頻率輸入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（13）揚聲器：與目標芯片的“SPEAKER”端相接，通過此口可以進行奏樂或了解信號的頻率，它與目標器件的具體引腳號，應(yīng)該查閱附錄第3節(jié)的表格。（14）PS/2接口：通過此接口，可以將PC機的鍵盤和/或鼠標與GW48系統(tǒng)的目標芯片相連，從而完成PS/2通信與控制方面的接口實驗，GW48-GK/PK2含另一PS/2接口，引腳連接情況參見實驗電路結(jié)構(gòu)NO.5（附圖7）。（15）VGA視頻接口：通過它可完成目標芯片對VGA顯示器的控制。詳細連接方式參考附圖7（對GW48-PK2主系統(tǒng)），或附圖13（GW48-CK主系統(tǒng)）。(16)單片機接口器件：它與目標板的連接方式也已標于主系統(tǒng)板上：連接方式可參見附圖11。注1、對于GW48-PK2系統(tǒng)，實驗板右側(cè)有一開關(guān)，若向“TO_FPGA”撥，將RS232通信口直接與FPGA相接；若向“TO_MCU”撥，則與89S51單片機的P30和P31端口相接。于是通過此開關(guān)可以進行不同的通信實驗，詳細連接方式可參見附圖11。平時此開關(guān)應(yīng)該向“TO_MCU”撥，這樣可不影響FPGA的工作!注2、GW48-EK系統(tǒng)上的用戶單片機89C51的各引腳是獨立的（時鐘已接12MHz），沒有和其他任何電路相連，實驗時必須使用連接線連接，例如，若希望89C51通過實驗板右側(cè)的RS232口與PC機進行串行通信，必須將此單片機旁的40針座（此座上每一腳恰好與89C51的對應(yīng)腳相接）上的P30、P31分別與右側(cè)的TX30、RX30相接。（17）RS-232串行通訊接口：此接口電路是為FPGA與PC通訊和SOPC調(diào)試準備的?；蚴筆C機、單片機、FPGA/CPLD三者實現(xiàn)雙向通信。對于GW48-EK系統(tǒng)，其通信端口是與中間的雙排插座上的TX30、RX31相連的。詳細連接方式參考附圖11（對GW48-GK/PK2主系統(tǒng)），或附圖13（對GW48-CK主系統(tǒng)）。（18）“AOUT”D/A轉(zhuǎn)換：利用此電路模塊（實驗板左下側(cè)），可以完成FPGA/CPLD目標芯片與D/A轉(zhuǎn)換器的接口實驗或相應(yīng)的開發(fā)。它們之間的連接方式可參閱附圖7（實驗電路結(jié)構(gòu)NO.5）：D/A的模擬信號的輸出接口是“AOUT”，示波器可掛接左下角的兩個連接端。當(dāng)使能撥碼開關(guān)8：“濾波1”時，D/A的模擬輸出將獲得不同程度的濾波效果。注意，進行D/A接口實驗時，需打開系統(tǒng)上側(cè)的+/-12V電源開關(guān)（實驗結(jié)束后關(guān)上此電源?。?。（19）“AIN0”/“AIN1”：外界模擬信號可以分別通過系統(tǒng)板左下側(cè)的兩個輸入端“AIN0”和“AIN1”進入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標芯片直接相連。通過適當(dāng)設(shè)計，目標芯片可以完成對ADC0809的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制工作,并可通過系統(tǒng)板提供的譯碼顯示電路，將測得的結(jié)果顯示出來。此項實驗首先需參閱第二節(jié)的注意：不用0809時，需將左下角的撥碼開關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”打為禁止：向上撥，以避免與其他電路沖突。ADC0809A/D轉(zhuǎn)換實驗接插方法（如，附圖7，實驗電路結(jié)構(gòu)NO.5圖所示）：左下角撥碼開關(guān)的“A/D使能”和“轉(zhuǎn)換結(jié)束”撥為使能：向下?lián)?，即將ENABLE(9)與PIO35相接；若向上撥則禁止，即則使ENABLE(9)0，表示禁止0809工作，使它的所有輸出端為高阻態(tài)。2．左下角撥碼開關(guān)的“轉(zhuǎn)換結(jié)束”使能，則使EOC(7)PIO36，由此可使FPGA對ADC0809的轉(zhuǎn)換狀態(tài)進行測控。（20）VR1/“AIN1”：VR1電位器，通過它可以產(chǎn)生0V~+5V幅度可調(diào)的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時，VR1將與IN1自動斷開）。若利用VR1產(chǎn)生被測電壓，則需使0809的第25腳置高電平，即選擇IN1通道，參考“實驗電路結(jié)構(gòu)NO.5（21）AIN0的特殊用法：系統(tǒng)板上設(shè)置了一個比較器電路，主要以LM311組成。若與D/A電路相結(jié)合，可以將目標器件設(shè)計成逐次比較型A/D變換器的控制器件參考“實驗電路結(jié)構(gòu)NO.5”（22）系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時也與接口單片機和LCD控制單片機的復(fù)位端相連。因此兼作單片機的復(fù)位鍵。(23)下載控制開關(guān)：（僅GW48—GK/PK型含此開關(guān)）在系統(tǒng)板的左側(cè)的開關(guān)。當(dāng)需要對實驗板上的目標芯片下載時必須將開關(guān)向上打（即“DLOAD”）；而當(dāng)向下打（LOCK）時，將關(guān)閉下載口，這時可以將下載并行線拔下而作它用（這時已經(jīng)下載進FPGA的文件不會由于下載口線的電平變動而丟失）；例如拔下的25芯下載線可以與其他適配板上的并行接口相接，以完成類似邏輯分析儀方面的并行通信實驗。(24)跳線座SPS：短接“T_F”可以使用“在系統(tǒng)頻率計”。頻率輸入端在主板右側(cè)標有“頻率計”處。模式選擇為“A”。短接“PIO48”時，信號PIO48可用，如實驗電路結(jié)構(gòu)圖NO.1中的PIO48。平時應(yīng)該短路“PIO48(25)目標芯片萬能適配座CON1/2：在目標板的下方有兩條80個插針插座（GW48-CK系統(tǒng)），其連接信號如附圖1所示，此圖為用戶對此實驗開發(fā)系統(tǒng)作二次開發(fā)提供了條件。對于GW48-GK/PK2/EK系統(tǒng)，此適配座在原來的基礎(chǔ)上增加了20個插針，功能大為增強。增加的20插針信號與目標芯片的連接方式可參考“實驗電路結(jié)構(gòu)NO.5”（26）左下?lián)艽a開關(guān)：（僅GK/PK2/EK型含此開關(guān)）撥碼開關(guān)的詳細用法可參考實驗電路結(jié)構(gòu)NO.5圖（附圖7）。（27）上撥碼開關(guān)：（僅GK/PK2型含此開關(guān)）是用來控制數(shù)碼管作掃描顯示用的。當(dāng)要將8個數(shù)碼管從原來的重配置可控狀態(tài)下向掃描顯示方式轉(zhuǎn)換時，可以將此撥碼開關(guān)全部向下?lián)?，然后將左下?cè)的撥碼開關(guān)的“DS8使能”向上撥。這時，由這8個數(shù)碼管構(gòu)成的掃描顯示電路可附圖12。（28）ispPAC下載板：對于GW48-GK系統(tǒng)，其右上角有一塊ispPAC模擬EDA器件下載板，可用于模擬EDA實驗中對ispPAC10/20/80等器件編程下載用，詳細方法請看光盤中：“模擬EDA實驗演示”的POWERPOINT。（29）8X8數(shù)碼點陣：（僅GW48-GK型含此）在右上角的模擬EDA器件下載板上還附有一塊數(shù)碼點陣顯示塊，是通用共陽方式，需要16根接插線和兩根電源線連接。詳細方法請看“實驗演示”的POWERPOINT。（30）+/-12V電源開關(guān)：在實驗板左上角。有指示燈。電源提供對象：1）與082、311及DAC0832等相關(guān)的實驗；2）模擬信號發(fā)生源；3）GW48-DSP/DSP+適配板上的D/A及參考電源；此電源輸出口可參見附圖1。平時，此電源必須關(guān)閉?。?1）智能邏輯筆：（僅GK/PK2型含此）邏輯信號由實驗板左側(cè)的“LOGICPENINPUT”輸入。測試結(jié)果：A）“高電平”：判定為大于3V的電壓；亮第1個發(fā)光管；B）“低電平”：判定為小于1V的電壓；亮第2個發(fā)光管。C）“高阻態(tài)”：判定為輸入阻抗大于100K歐姆的輸出信號；亮第3個發(fā)光管。注意，此功能具有智能化；D）“中電平”：判定為小于3V，大于1V的電壓；亮第4個發(fā)光管。E）“脈沖信號”：判定為存在脈沖信號時；亮所有的發(fā)光管。（注意，使用邏輯筆時，clock0/clock9上不要接50MHz，以免干擾）。（30）模擬信號發(fā)生源：（GK/PK2型含此）信號源主要用于DSP/SOPC實驗及A/D高速采樣用信號源。使用方法如下：1）打開+/-12V電源；2）用一插線將右下角的某一頻率信號（如65536Hz）連向單片機上方插座“JP18”的INPUT端；3）這時在“JP17”的OUTPUT端及信號掛鉤“WAVEOUT（32）JP13選擇VGA輸出：（僅GW48-GK/PK2含此）。將“ENBL”短路，使VGA輸出顯示使能；將“HIBT”短路，使VGA輸出顯示禁止，這時可以將來自外部的VGA顯示信號通過JP12座由VGA口輸出。此功能留給SOPC開發(fā)。（33）FPGA與LCD連接方式：（僅PK2型含此）。由附圖11的實驗電路結(jié)構(gòu)圖COM可知，默認情況下，F(xiàn)PGA是通過89C51單片機控制LCD液晶顯示的，但若FPGA中有Nios嵌入式系統(tǒng)，則能使FPGA直接控制LCD顯示。方法是拔去此單片機（在右下側(cè)），用連線將座JP22/JP21（LCD顯示器引腳信號）各信號分別與座JP19/JP20（FPGA引腳信號）相連接即可。針對目標器件的型號，查表鎖定引腳后，參考.\gwdvpb\H128X64液晶顯示使用說明.doc即可。（34）JP23使用說明：（僅GW48-GK/PK2型含此）。單排座JP23有3個信號端，分別來自此單片機的I/O口。(35)使用舉例：若模式鍵選中了“實驗電路結(jié)構(gòu)圖NO.1”，這時的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口PI/O31~28（即PI/O31、PI/O30、PI/O29、PI/O28）、PI/O27~24、PI/O23~20和PI/O19~16，共4組4位二進制I/O端口分別通過一個全譯碼型FPGA/CPLD輸出000000010010…1100110111101111數(shù)碼管顯示012…CDEF端口I/O32~39分別與8個發(fā)光二極管D8~D1相連，可作輸出顯示，高電平亮。還可分別通過鍵8和鍵7，發(fā)出高低電平輸出信號進入端口I/049和48；鍵控輸出的高低電平由鍵前方的發(fā)光二極管D16和D15顯示，高電平輸出為亮。此外，可通過按動鍵4至鍵1，分別向FPGA/CPLD的PIO0~PIO15輸入4位16進制碼。每按一次鍵將遞增1，其序列為1，2，…9，A，…F。注意，對于不同的目標芯片，其引腳的I/O標號數(shù)一般是同GW48系統(tǒng)接口電路的“PIO”標號是一致的（這就是引腳標準化），但具體引腳號是不同的，而在邏輯設(shè)計中引腳的鎖定數(shù)必須是該芯片的具體的引腳號。具體對應(yīng)情況需要參考第3節(jié)的引腳對照表。第二節(jié)實驗電路結(jié)構(gòu)圖1．實驗電路信號資源符號圖說明結(jié)合附圖2-1，以下對實驗電路結(jié)構(gòu)圖中出現(xiàn)的信號資源符號功能作出一些說明：附圖2A實驗電路信號資源符號圖(1）附圖2-1a是16進制7段全譯碼器，它有7位輸出，分別接7段數(shù)碼管的7個顯示輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為最高位，A為最低位。例如，若所標輸入的口線為PIO19~(2）附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平時，所按鍵對應(yīng)的發(fā)光管變亮，反之不亮。(3)附圖2A-1c是16進制碼（8421碼）發(fā)生器，由對應(yīng)的鍵控制輸出4位2進制構(gòu)成的1位16進制碼，數(shù)的范圍是0000~1111，即^H0至(4）直接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對7段顯示譯碼器的設(shè)計學(xué)習(xí)。以圖NO.2為例，如圖所標“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。(5）附圖2-1d是單次脈沖發(fā)生器。每按一次鍵，輸出一個脈沖，與此鍵對應(yīng)的發(fā)光管也會閃亮一次，時間20ms。（6）附圖2-1e是琴鍵式信號發(fā)生器，當(dāng)按下鍵時，輸出為高電平，對應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發(fā)生器的實驗結(jié)構(gòu)圖是NO.3。各實驗電路結(jié)構(gòu)圖特點與適用范圍簡述（1）結(jié)構(gòu)圖NO.0：目標芯片的PIO19至PIO44共8組4位2進制碼輸出，經(jīng)外部的7段譯碼器可顯示于實驗系統(tǒng)上的8個數(shù)碼管。鍵1和鍵2可分別輸出2個四位2進制碼。一方面這四位碼輸入目標芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以觀察發(fā)光管D1至D8來了解輸入的數(shù)值。例如，當(dāng)鍵1控制輸入PIO11~PIO8的數(shù)為^HA時，則發(fā)光管D4和D2亮，D3和D1滅。電路的鍵8至鍵3分別控制一個高低電平信號發(fā)生器向目標芯片的PIO7至PIO2輸入高電平或低電平，揚聲器接在“SPEAKER”上，具體接在哪一引腳要看目標芯片的類型，這需要查第3節(jié)的引腳對照表。如目標芯片為FLEX10K10，則揚聲器接在“3”(2)結(jié)構(gòu)圖NO.1：適用于作加法器、減法器、比較器或乘法器等。例如，加法器設(shè)計，可利用鍵4和鍵3輸入8位加數(shù)；鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對應(yīng)的數(shù)碼管4-1，相加的和顯示于數(shù)碼管6和5；可令鍵8控制此加法器的最低位進位。(3)結(jié)構(gòu)圖NO.2：可用于作VGA視頻接口邏輯設(shè)計，或使用數(shù)碼管8至數(shù)碼管5共4個數(shù)碼管作7段顯示譯碼方面的實驗；而數(shù)碼管4至數(shù)碼管1，4個數(shù)碼管可作譯碼后顯示，鍵1和鍵2可輸入高低電平。(4)結(jié)構(gòu)圖NO.3：特點是有8個琴鍵式鍵控發(fā)生器，可用于設(shè)計八音琴等電路系統(tǒng)。也可以產(chǎn)生時間長度可控的單次脈沖。該電路結(jié)構(gòu)同結(jié)構(gòu)圖NO.0一樣，有8個譯碼輸出顯示的數(shù)碼管，以顯示目標芯片的32位輸出信號，且8個發(fā)光管也能顯示目標器件的8位輸出信號。(5）結(jié)構(gòu)圖NO.4：適合于設(shè)計移位寄存器、環(huán)形計數(shù)器等。電路特點是，當(dāng)在所設(shè)計的邏輯中有串行2進制數(shù)從PIO10輸出時，若利用鍵7作為串行輸出時鐘信號，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8至D1上逐位顯示出來，這能很直觀地看到串出的數(shù)值。(6)結(jié)構(gòu)圖NO.