數(shù)字跑表模塊modelsim功能仿真

FPGA/CPLD應(yīng)用技術(shù)深圳職業(yè)技術(shù)學(xué)院溫國(guó)忠、余菲、曾啟明、趙杰、劉俐、王毅峰電子信息工程技術(shù)專業(yè)課程項(xiàng)目化實(shí)施課程電子信息工程技術(shù)專業(yè)教學(xué)資源庫(kù)Electronicinformationteachingresource功能仿真Testbench設(shè)計(jì)Modelsim仿真數(shù)字跑表模塊Modelsim功能仿真Digitalstopwatchmodulemodelsimfunctionsimulation功能仿真目的：對(duì)設(shè)計(jì)進(jìn)行不帶器件延時(shí)信息的邏輯功能仿真，驗(yàn)證電路功能是否滿足設(shè)計(jì)要求

數(shù)字跑表模塊

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數(shù)字跑表模塊TESTBENCH激勵(lì)激勵(lì)moduletb_paobiao;

reg clk,reset,pause;wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//時(shí)鐘產(chǎn)生模塊initialbegin clk=1'b0;endalways #5clk=~clk;//復(fù)位信號(hào)產(chǎn)生initialbegin reset=1'b0; #100reset=1'b1; #10reset=1'b0;end//暫停信號(hào)產(chǎn)生initialbegin pause=1'b1; #300pause=1'b0; #119905pause=1'b1; #30pause=1'b0;endendmoduleTestbench設(shè)計(jì)Modelsim功能仿真建立工程在Modelsim軟件中選擇“File”菜單下的“New”選項(xiàng)，選擇“Project”選項(xiàng)

加入文件到project在新建工程時(shí)，也可以不選擇添加的項(xiàng)目種類，而是在project欄里面單擊右鍵，在彈出的菜單中選擇“AddtoProject→ExistingFile”

添加存在的工程項(xiàng)目Modelsim功能仿真編譯原代碼Verilog源文件的GUI模式的編譯方法是：直接執(zhí)行主窗口中“Compile”菜單下的各種不同的編譯命令編譯成功Modelsim功能仿真啟動(dòng)仿真器并加載頂層設(shè)計(jì)編譯時(shí)發(fā)生的錯(cuò)誤信息會(huì)在主窗口的消息顯示窗口上報(bào)給用戶，如圖所示，雙擊編譯錯(cuò)誤，Modelsim會(huì)自動(dòng)打開相關(guān)的源文件并定位錯(cuò)誤。這個(gè)特性極大方便了代碼測(cè)試Mode