1可編程邏輯器件基礎

一、可編程邏輯器件基礎大規(guī)?？删幊唐骷夹g一、可編程邏輯器件基礎可編程邏輯器件(PLD)的定義PLD的基本原理與結構PLD的發(fā)展歷程PLD的分類低密度PLD的原理與結構CPLD的原理與結構FPGA的原理與結構FPGA/CPLD器件的配置FPGA/CPLD器件概述1.可編程邏輯器件的定義可編程邏輯器件(PLD,ProgrammableLogicDevice)PLD是廠家作為一種通用型器件生產的半定制電路，用戶利用軟、硬件開發(fā)工具對器件進行設計和編程，通過配置器件內部可編程邏輯單元和可編程連線來實現所需要的邏輯功能。數字集成電路數字芯片2.PLD的基本原理與結構（一）任何組合邏輯均可化為“與或”表達式，從而用“與門-或門”的電路來實現任何時序電路可由組合電路加上存儲元件（觸發(fā)器）構成從原理上說“與或”陣列加上寄存器的結構就可以實現任何的數字邏輯電路PLD器件采用與或陣列加上可靈活配置的互連線實現基本原理2.PLD的基本原理與結構（二）“與陣列”和“或陣列”為主體，實現各種邏輯函數和邏輯功能輸入緩沖：增強輸入信號的驅動能力；產生輸入信號的原變量和反變量；輸出緩沖：對輸出信號進行處理，能輸出組合邏輯信號和時序邏輯信號。輸出緩沖一般含有三態(tài)門、寄存器單元。PLD的基本結構3.PLD的發(fā)展歷程（一）熔絲編程的PROM和PLA器件（70年代中期）PAL器件

GAL器件Lattice公司（80年代初）EPLD器件80年代中(Altera公司

)CPLD器件EPLD的改進型FPGA器件1985年(Xilinx公司

)內嵌復雜功能模塊的SoPC存儲器做為PLD使用規(guī)模小編程繁瑣設計靈活速度快第1個廣泛應用的PLD輸出邏輯宏單元可重復編程集成度更高設計更靈活3.PLD的發(fā)展歷程（二）PROM(可編程只讀存儲器)EPROM(紫外線可擦除存儲器)E2PROM(電可擦除存儲器)PLA(可編程邏輯陣列）PAL(可編程陣列邏輯)GAL(通用陣列邏輯)CPLD(復雜可編程邏輯器件)FPGA(現場可編程門陣列)4.PLD的分類（一）1）按集成度分一般將GAL22V10（500門~750門）作為簡單PLD和復雜PLD的分水嶺4.PLD的分類（二）簡單PLD(SPLD)也稱低密度PLD(LDPLD)結構簡單，成本低、速度高、設計簡便，但其規(guī)模較小(通常每片只有數百門)，難于實現復雜的邏輯。按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲器PROM固定可編程固定半場可編程可編程邏輯陣列PLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程4.PLD的分類（三）分類結構形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復雜可編程邏輯器件(CPLD)與或陣列陣列型現場可編程門陣列(FPGA)門陣列單元型復雜PLD也稱高密度PLD(HDPLD)4.PLD的分類（四）2）按照可以編程的次數分：一次性編程器件（OTP，OneTimeProgrammable）可多次編程器件OTP類器件的特點是：只允許對器件編程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。4.PLD的分類（五）3）按編程元件和編程工藝分類(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲器（FlashMemory）），如多數CPLD(5)靜態(tài)存儲器（SRAM）結構，如多數FPGA非易失性器件易失性器件簡單的可編程功能原碼反碼輸出始終為高電平通過熔絲連接-OTP（一次性可編程）熔絲輸出始終為低電平熔斷熔絲布爾表達式通過反熔絲連接-OTP（一次性可編程）基于熔絲工藝的PROM緩沖器與門或門基于EPROM的存儲器緩沖器與門或門未編程時：晶體管有效，導通輸出低電平編程后：晶體管失效輸出高電平通過紫外射線可以擦出編程狀態(tài)缺點：價格昂貴、擦出時間長（長達20分鐘）基于EEPROM的存儲器緩沖器與門或門EEPROM單元的面積大約為EPROM單元面積的2.5倍電可擦除基于閃存（flash）的存儲器緩沖器與門或門在EPROM和EEPROM結構的基礎上發(fā)展而來擦除速度快整塊擦除或以字為單位擦除基于SRAM的存儲器緩沖器與門或門DRAM（動態(tài)存儲器）——作為存儲器使用單元面積?。▎尉w管-電容對構成）需要動態(tài)刷新SRAM（靜態(tài)存儲器）——存儲器與可編程邏輯中均使用單元面積大（4-6個晶體管配制成鎖存器）斷電后配置數據丟失可迅速和反復的編程（配置）以SRAM為基礎的可編程單元可編程技術小結5.低密度PLD的原理與結構（一）常見邏輯符號表示方法緩沖器與門或門5.低密度PLD的原理與結構（二）SPLD包括：PROM、PLA、PAL、GAL“與或”陣列為基本結構，通過編程改變“與陣列”和“或陣列”的內部連接來實現不同的邏輯功能。5.低密度PLD的原理與結構（三）1）PROM的結構與陣列函數驅動可編程的或陣列函數陣列規(guī)模大、速度低，主要作為存儲器用5.低密度PLD的原理與結構（四）與陣列固定或陣列可編程5.低密度PLD的原理與結構（五）用PROM實現簡單的組合邏輯邏輯電路與真值表5.低密度PLD的原理與結構（六）已編程的RPOM5.低密度PLD的原理與結構（六）2）PLA的基本結構與陣列可編程或陣列可編程輸出電路固定陣列規(guī)模小，編程復雜5.低密度PLD的原理與結構（七）3）PAL的基本結構與陣列可編程或陣列固定輸出電路固定熔絲編程，雙極性工藝，輸出端含宏單元（有觸發(fā)器）速度快，編程靈活第一個得到廣泛應用的PLD5.低密度PLD的原理與結構（八）4）GAL的結構可實現PAL的所有功能PAL是PROM熔絲工藝，為一次編程器件，而GAL是EEPROM工藝，可重復編程PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PAＬ器件5.低密度PLD的原理與結構（九）GAL22V10的結構（局部）

5.低密度PLD的原理與結構（十）

GAL22V10的OLMC結構通過S1和S0控制輸出是低電平有效還是高電平有效、是組合邏輯輸出還是寄存器輸出S1和S0可通過編程控制6.CPLD的原理與結構（一） 前面所述PROM、PLA、PAL、GAL器件都屬于低密度器件，而EPLD、CPLD和FPGA都屬于高密度器件。在低密度器件中，只有GAL還在使用，主要用在中、小規(guī)模數字邏輯方面?，F在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的CPLD、FPGA為主。6.CPLD的原理與結構（二）CPLD是陣列型高密度可編程控制器，其基本結構形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。基本由三部分組成：

宏功能模塊I/O控制塊連線陣列6.CPLD的原理與結構（三）CPLD的結構圖6.CPLD的原理與結構（四）⑴宏功能模塊，也稱宏單元每個宏單元由以下幾個功能塊組成：邏輯陣列（可編程的與陣列、固定的或陣列）可編程寄存器數據選擇器異或門、三態(tài)門等宏單元可以被單獨的配置為時序邏輯或組合邏輯工作方式。如果每個宏單元中的乘積項不夠用時，還可以利用其結構中的共享和并聯(lián)擴展乘積項。6.CPLD的原理與結構⑴宏功能模塊6.CPLD的原理與結構（五）每個I/O可被獨立的配置為輸入、輸出或雙向擺率控制⑵I/O控制塊I/O控制塊的作用是以合適的電平（如TTL，CMOS，ECL，PECL或LVDS）把內部信號驅動到CPLD器件的外部引腳上，或將外部來的信號送到器件內部。6.CPLD的原理與結構⑶連線陣列將信號從器件的各個部分傳遞到器件的其他部分信號通過芯片的延遲時間可確定6.CPLD的原理與結構（六）Altera公司MAX7000S器件的內部結構

6.CPLD的原理與結構（七）Altera公司MAX7000S器件的宏單元結構6.CPLD的原理與結構（八）Lattice公司的CPLD器件萬能邏輯塊（GLB）全局布線區(qū)（GRP）輸出布線區(qū)（ORP）輸入/輸出單元（IOC）7.FPGA的原理與結構（一）1985年由Xilinx公司首家推出 單元型可編程邏輯器件，其內部由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數字系統(tǒng)。主要的FPGA/CPLD廠商：XilinxAlteraLatticeActel（已被MicroSemi收購）7.FPGA的原理與結構（二）優(yōu)點：密度高、編程速度快、設計靈活和可再配置等工作特點：功能由邏輯結構的配置數據決定；工作時配置數據存放在片內的SRAM上；工作前需要從芯片外部加載配置數據；配置數據存儲在片外的EPROM、E2PROM等設備中；可以控制加載過程，在現場修改器件的邏輯功能，即所謂現場編程。7.FPGA的原理與結構（三）FPGA的基本結構：可編程邏輯模塊CLB輸入／輸出模塊IOB互連資源IR7.FPGA的原理與結構（四）FPGA的基本結構（以Xilinx公司的為例）7.FPGA的原理與結構（五）

⑴可編程邏輯模塊CLBFPGA的基本結構單元可以實現邏輯函數可以配置成RAM函數發(fā)生器、數據選擇器、觸發(fā)器和信號變換電路等組成XC4000器件的CLB結構7.FPGA的原理與結構（六）查找表（Look-Up-Table)的原理與結構查找表（Look-Up-Table)簡稱為LUTLUT本質上就是一個RAM，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。目前FPGA中多使用4輸入的LUT7.FPGA的原理與結構（七）7.FPGA的原理與結構（八）4輸入與門實際邏輯電路LUT的實現方式a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111⑵可編程輸入／輸出模塊(IOB)提供了器件引腳和內部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號端。7.FPGA的原理與結構（九）7.FPGA的原理與結構（十）

⑶可編程互連資源(IR)

包括各種長度的連線線段和一些可編程連接開關。連線通路的數量與器件內部陣列的規(guī)模有關，陣列規(guī)模越大，連線數量越多?；ミB線按相對長度分為單線、雙線和長線三種。Altera公司Cyclone器件的LE結構（普通模式）7.FPGA的原理與結構（十一）FPGA與CPLD的區(qū)別（一）①CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結構,而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。

②CPLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結構決定了其延遲的不可預測性。③FPGA的集成度比CPLD高,具有更復雜的布線結構和邏輯實現。FPGA與CPLD的區(qū)別（二）④在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數據重新寫入SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現板級和系統(tǒng)級的動態(tài)配置。

⑤CPLD保密性好,FPGA保密性差。

⑥一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。FPGA與CPLD的區(qū)別（三）FPGA基于SRAM的架構，集成度高，以LE（包括查找表、觸發(fā)器及其他）為基本單元，有內嵌Memory、DSP等，支持IO標準豐富。具有易失性，需要有上電加載過程。在實現復雜算法、隊列調度、數據處理、高性能設計、大容量緩存設計等領域中有廣泛應用，如AlteraStratix系列。CPLD基于EEPROM工藝，集成度低，以MicroCell（包括組合部分與寄存器）為基本單元。具有非易失性，可以重復寫入。在粘合邏輯、地址譯碼、簡單控制、FPGA加載等設計中有廣泛應用，如AlteraMAX3000A系列。FPGA與CPLD的區(qū)別（四）盡管FPGA和CPLD在硬件結構上有一定的差異，但是對用戶而言，FPGA和CPLD的設計流程是相似的，使用EDA軟件的設計方法也沒有太大的差別。設計時，需根據所選器件型號充分發(fā)揮器件的特性就可以了。8.FPGA/CPLD器件的配置（一）未編程前先焊接安裝減少對器件的觸摸和損傷不計較器件的封裝形式系統(tǒng)內編程--ISP樣機制造方便支持生產和測試流程中的修改在系統(tǒng)現場重編程修改允許現場硬件升級迅速方便地提升功能ISP功能提高設計和應用的靈活性下載接口引腳信號名稱

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGNDUSB